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본 포스팅 이미지 출처.
http://pc.watch.impress.co.jp/docs/column/kaigai/20140522_649607.html
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- 시작하기 전에

(링크 :
http://www.vlsisymposium.org/wp-content/uploads/2013/06/2014-VLSI-Symposia-Tip-Sheet-Korean-Apr17_2014_fin1.pdf)
CPP - Contacted Ploy Pitch : 인접 게이트 간 거리.
Mx - Metal Pitch : 인접 메탈라인 간 거리.

- 삼성 14nm FinFET 스펙



삼성 14nm FinFET 스펙.
CPP : 로직 78nm, SRAM 84nm
Metal Pitch : 64nm
Multi-Vth : HVT/RVT/LVT/sLVT
Diffusion Break

- CPP/Mx/Diffusion Break
TSMC나 삼성이나 16/14nm 공정에서 20nm 대비 면적 감소가 거의 없을 것이라는 것이 중론이었습니다.
TR이 미세화되어도 백엔드의 배선층은 20nm의 것을 공유하기때문입니다.
하지만 예상과 달리 삼성은 이걸 줄였습니다.


DAC2012 발표 삼성 20LPE 스펙.
로직 CPP : 90nm
M1x : 80nm


VLSI 심포지엄 2013 발표.
커먼 플랫폼(Common Platform) 20nm 노드
M1x : 64nm
(Diffusion Break scheme 도입 덕이라고 함.)


ARM Techcon 발표.
로직 CPP : 78nm
SRAM CPP : 84nm
20nm 대비 면적 -14%

요약해보면,
20nm -> 14nm
로직 CPP : 90nm -> 78nm (-14%)
Metal Pitch : 64nm -> 64nm

메탈 피치는 그대로이고 CPP는 최대 14% 감소인 것으로 보아, 면적이 최대 14%까지 감소한다고 해석해야할듯 합니다. (대충 각각 가로, 세로로 생각하고 면적 = 가로 x 세로 정도로 이해하면 됩니다.)
SRAM 기준으로하면 그보다 감소비율이 작아질지 모르겠습니다.




14nm 공정은 두 가지.
14LPE, 14LPP
14LPE가 먼저 양산되고 LPP가 양산될듯 한데, 28nm 전례를 봐서는 둘 사이 텀이 1년정도 되지 않을까 싶네요.


- TSMC는?

ARM Techcon 2012 발표.
맨 왼쪽의 면적을 보면 28HPM -> 20SoC 감소 비율과 28HPM -> 16FF 감소 비율이 같습니다. 

20SoC과 16FF이 면적 측면에서 같다는겁니다. 면적 감소가 없다는 것.


- 정리
20nm -> 14nm 에서 남들은 실제 칩 면적 감소가 없는데 삼성만 최대 14%까지 감소.
면적 감소 -> 원가 감소 -> 우왕ㅋ굳ㅋ
성능(전력, 스피드 등) 우열은 불명.

(실제 공정 스텝이 어떤지 알 수 없기때문에 단순 칩 면적만으로 원가를 비교할순 없지만 타사와 차이가 나봤자 크지 않을 것이고, 아무리봐도 면적 14% 차이로 인한 원가 차이 >>>>>> 공정 스텝 차이로 인한 원가 차이. 그런거 신경쓸 바에 차라리 수율 신경쓰는게 원가 측면에서 더 도움/정확할듯.)



Posted by gamma0burst Trackback 0 : Comment 15

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  1. addr | edit/del | reply Favicon of https://random-ad.tistory.com BlogIcon JordanK 2014.06.22 18:22 신고

    "TSMC나 삼성이나 16/14nm 공정에서 면적 거의 없을 것이라는 것이 중론이었습니다." -> 여기서 '면적' 이란 줄일 면적에 관한 것인가요? / 그리고 다음 문장 '미세화되어소 -> 미세화되어도'

  2. addr | edit/del | reply BlogIcon chakata 2014.06.22 22:16

    진짜 업계 1위라는 TSMC조차 기술력없는 회사로 보이게 만드는군요(…)
    역시 공밀레

  3. addr | edit/del | reply BlogIcon 익명 2014.06.22 22:51

    이야 대단하네요 ; 이번에 나오는 엑시노스5433은 20nm공정일까요?

    • addr | edit/del 흡혈귀왕 2014.06.22 22:53

      최근 LSI 로드맵보면 20nm 맞을겁니다.

  4. addr | edit/del | reply BlogIcon ㅁㅁ 2014.06.23 05:35

    ㄷㄷ 절대강자 아더스사가 파운드리 사업도 하는군요 ㄷㄷ

  5. addr | edit/del | reply BlogIcon 꼬륵 2014.06.24 22:22

    공정의 과연 어느 정도까지 진행될까요? 기술력으로 한계로 정체기가 올 것으로 생각했는데... 3년 내에 한 자리수nm도 금방 실제 스마트폰에 활용될 것으로 보시나요? 정체기를 예상하신다면 어느 정도 수준의 nm 공정으로 보시나요?

    • addr | edit/del Favicon of https://gamma0burst.tistory.com BlogIcon gamma0burst 2014.06.24 22:26 신고

      3년 내는 절대 안 될겁니다.
      14nm 다음에 10nm인데 이것도 쉽지만은 않은 상황이니까요.
      지금 기준에서보면 10nm 이후부터 정체기가 올거같긴한데 이것도 그 때 돼봐야 알겠지요.
      과거부터 지금까지 매번 한계다 그랬는데 해결해왔으니까요.

  6. addr | edit/del | reply Holo 2014.06.28 09:35

    사스가 삼성 공밀레 클라스 ㄷㄷ;;;

  7. addr | edit/del | reply BlogIcon ㅇㅇ 2014.07.02 14:22

    전에 누가 전자의 파동성땜에 5nm보다 작게 만들수는 없다고 했던거 같은데 슬슬 거기에 도달할것처럼 보이는....... (그럼 더이상의 성능개발이 없어지는건가요.....? 슬프네요....... 그래도 아직 3~4배는 더 줄일수 있으니깐.......)

    • addr | edit/del Favicon of https://gamma0burst.tistory.com BlogIcon gamma0burst 2014.07.02 17:49 신고

      풀노드가면 28 - 20 - 14 - 10 - 7 -5 니까 좀 더 남았네요.
      그 때까지 다른 방법 찾겠지요.