- 낸드플래시(Nand Flash)

메모리는 흔히 휘발성 저장매체로 알려져있습니다.
전원이 끊기면 저장된 내용이 없어지지요.
전자로 데이터를 저장하려는 시도는 필연적으로 있었고, 그 결과가 크게 두 가지 였습니다.
NOR 플래시, NAND 플래시.
(논리회로에서 볼 수 있는 NOR, NAND 입니다.)

NOR형은 읽기가 빠릅니다.
자료에 따라 다르지만 대략 NAND형의 6~7배.
하지만 NAND형에 비해 쓰기는 수십배, 쓰기는 수백~수천배 느렸습니다.
이는 대용량 데이터를 저장하는데 치명적인 단점으로 작용합니다.

이에 비해 NAND형은 읽기는 느렸으나 상대적 쓰기/지우기가 엄청나게 빨랐습니다.
게다가 제조단가가 NOR형보다 쌉니다.
이론적으로 한 셀당 면적이 NOR형의 40% 수준입니다.
수많은 셀을 집적해서 대용량을 구현하는 플래시 메모리에 있어서 작은 면적은 엄청난 장점이 됩니다.
면적 = 단가 인 반도체 세계에서 이 정도면 엄청난 가격 차이이기도 하고요.
세상이 낸드플래시 천지가 된 이유를 알 수 있습니다.




- 원리.
기본 형태는 아래 그림과 같습니다.




기본적인 모스펫 구조에 플로팅 게이트(부유 게이트)가 추가된 형태입니다.
저 플로팅 게이트에 전자를 저장함으로써 데이터를 저장하는겁니다.
플로팅 게이트에 전자가 있으면(많으면) 0 으로 인식합니다.(programmed)
플로팅 게이트에 전자가 없으면(적으면) 1 로 인식합니다.(erased, unprogrammed)

기본 구조은 이렇습니다만, 현재는 플로팅게이트가 아닌 산화막에 전자를 저장해버리고 플로팅게이트를
생략해버리는 식(삼성, CTF) 등의 발전된 방식이 많이 존재합니다
.

(1) 쓰기과정
그럼 저 플로팅 게이트에 어떻게 전자를 넣을까요.
간단합니다.
컨트롤 게이트에 강력한 (+)전압을 걸어주면 됩니다.
그러면 바디(P-well 이라고 쓰여진 영역)의 전자가 위쪽으로 모입니다.
음극인 전자가 양극인 게이트쪽으로 인력을 받는건 당연하겠지요.
그런데 중간에 절연층(산화막)이 버티고 있습니다.
산화막은 기본적으로 전자가 통과할 수 없습니다.
하지만 플래시메모리에서는 전자가 통과해야 데이터를 저장하든말든 하겠지요.
그래서 12~24V의 고전압을 걸어버립니다.
드레인 측에도 그 정도는 아니지만 높은 전압을 걸어줍니다.
이 정도의 강력한 전계가 형성되면 전자가 충분한 에너지를 얻어서 산화막을 통과해버립니다.
(Hot electron effect)

 

- 2015.11.19

NOR - Program : Hot Electron Effect (Impadt Ionization at Drain side) / Erase : Fowler-Nordheim Tunneling

NAND - Program, Erase : Fowler-Nordheim Tunneling


통과한 전자는 플로팅게이트에 저장되어 전계가 사라져도 산화막에 의해 외부로 유출되지 않습니다.
전원이 끊어져도 데이터가 사라지지 않는거지요.




(2) 읽기과정
아래는 낸드플래시 셀의 구조입니다.
하나의 비트라인(Bit Line)에 다수의 셀이 직렬로 연결되어 있습니다.
비트라인에 전압을 걸면 직렬로 연결된 모든 셀에 전압이 걸리고, 워드라인(Word Line), 즉 컨트롤 게이트에 전압을 걸린 셀에만 채널이 형성됩니다.
읽기 과정은 이 채널의 존재유무에 달려있습니다.



전자가 있는(Program) 된 셀의 문턱전압은 0V보다 크고, 전자가 없는(Erase) 된 셀의 문턱전압은 0V보다 작습니다.
비트라인에 전압을 걸고, 읽으려는 셀의 워드라인에는 0V, 그 외 셀의 워드라인에는 6~6.5V 정도를 인가합니다.
6~6.5V는 셀의 상태와 관계없이 채널을 형성할 수 있는 문턱전압입니다.

> 플로팅게이트에 전자가 저장된 경우.
읽으려는 셀에 전자가 있는 경우 워드라인에 0V를 인가해도 채널이 형성되지 않습니다.
나머지 셀에는 채널이 형성되었으니 선택된 셀에서 open되어 버린 것으로 볼 수 있습니다.
이러니 비트라인에 전압이 걸려도 전류가 잘 흐르지 않습니다.
open 상태이기때문에 비트라인을 통해 유입되는 전류는 빠져나가지 못 하고 charge가 됩니다.
비트라인의 전압강하가 적게 되고 이를 '0'으로 인식합니다.

> 플로팅게이트에 전자가 없는 경우
읽으려는 셀에 전자가 없으면 0V를 인가해도 채널이 잘 형성되고 전류가 잘 흐릅니다.
short 상태이니 비트라인을 통해 유입되는 전류가 charge되지 못 하고 비트라인의 전압강하는 커집니다.
이를 '1'로 인식합니다.


(3) 지우기 과정.
플래시메모리에 데이터를 저장하기위해서는 플로팅게이트를 비울 필요가 있습니다.
저장될 데이터가 0(전자저장필요)인지 1(전자저장불필요)인지 알 수 없는 상황에서 플로팅게이트에 전자가
남아있으면 제대로 데이터를 기록할 수 없습니다.

플로팅게이트를 완전히 비워야합니다.
방법은 쓰기의 반대입니다.
바디쪽에 12~24V의 강력한 전압을 걸어 쓰기때와 반대반향의 전계를 형성, 플로팅게이트 내의 전자를
바디쪽으로 끌어냅니다.
소스 측에도 (+)전압을 걸어 쓰기 때와 반대 현상이 일어나도록 유도합니다.

SSD의 경우 이렇게 각 셀의 데이터를 지우는 작업을 쓰기작업이 발생하기 전에 미리 진행해놓는데
이를 Trim이라고 합니다.
쓰기 속도 향상에 필수적인 과정입니다.


- MLC와 TLC
앞서 설명한 플래시메모리는 한 셀에 1비트만 저장이 가능했습니다.
0 아니면 1 이었으니까요.
이런 셀을 무수히 많이 집적해서 플래시 메모리를 만듭니다.
셀이 10억개 집적되어있으면 1Gb(=128MB)의 용량을 갖는 식으로요.

플래시메모리는 저장매체이니 더 많은 저장용량을 원하는건 당연한 요구입니다.
그래서 머리를 굴립니다.
한 셀이 2비트를 저장해보자. 라고요.
한 셀에 저장되는 용량이 2배면 셀의 개수(메모리 다이의 크기)를 늘리지 않아도 저장용량이 단숨에 2배로
늘어납니다.


그럼 이것을 어떻게 구현할 것인가.

전자있다.(0), 전자없다.(1) 의 단순한 구분을 뛰어넘어서,
전자없다(11) 전자적다(10) 전자많다(01) 전자아주많다(00) 로 구분을 세분화한 것입니다.
이를 기록하기위해서 쓰기 과정에서 각 신호별 컨트롤게이트 전압이 세분화됩니다.
컨트롤게이트의 전압에 따라 저장되는 전자의 양이 결정되고, 전자의 양으로 신호를 구분합니다.
(아래 그림처럼요.)
이렇게 한셀에 2비트를 저장하게된 제품을 MLC(Multi Level Cell)라고 합니다.
앞으로 한 셀에 3비트 4비트씩 저장하게 될줄 모르고 멀티라고 이름붙인듯 합니다.



여기서 더 나아간 것이 TLC(Triple Level Cell) 입니다.
한 셀에 3비트를 저장하는거지요.
구분해야한 신호가 8개로 늘었습니다.
그만큼 신호별 컨트롤게이트 전압은 더 촘촘해졌습니다.




- 왜 MLC, TLC로 갈수록 쓰기 속도가 느린가.
쓰기를 위한 컨트롤 게이트 전압이 한방에 구현되지 않기때문입니다.
아래 그림을 보면 이해가 쉽겠네요.


(도시바 자료.)

TLC에서 요구하는 8가지 상태를 기록하기위해서는 7개의 전압이 필요합니다.
(전자가 없는 상태는 컨트롤게이트 전압이 필요없으니까 하나가 빠지는겁니다.)
그런데 이 7가지 단계가 한번에 기록되는 것이 아닙니다.
위 자료를 보면 3단계에 걸쳐서 이루어집니다.
1단계에서 erased 상태를 벗어나고,
2단계에서 7개의 상태로 대략적으로 조정하고,
3단계에서 다른 신호와 겹치지 않게 더 정밀하게 조정합니다.

SLC에 비해 기록단계를 더 거치기때문에 쓰기에 더 긴 시간이 걸리고 쓰기 속도가 느려지는겁니다.
읽기 속도에서 SLC, MLC, TLC 모두 큰 차이가 없는건 읽기원리를 보면 답이 나옵니다.
3가지 모두 읽기 과정은 비슷하지요.


- 낸드플래시의 수명.
낸드플래시의 읽기, 쓰기, 지우기 과정을 보면 왜 낸드플래시에 수명이 존재하는지 알 수 있습니다.
플로팅게이트 내의 전자가 외부로 유출되지 않고, 외부 전자가 플로팅게이트로 유입되지 않도록 막는 것이
산화막의 역할임을 생각했을 때,
산화막의 수명이 곧 플래시메모리셀의 수명입니다.
읽기, 쓰기 과정에서 전자는 산화막을 통과하는데 앞서 말했듯이 산화막은 본래 전자가 통과할 수 없는 장벽입니다.
이를 억지로 통과했으니 통과할 때마다 산화막에 손상이 발생합니다.
그리고 읽기,쓰기 횟수가 늘어날수록 전자의 통과 횟수는 증가할 것이고 산화막의 손상도 누적됩니다.
그러다가 손상이 어느 수준을 넘어서면 더 이상 산화막이 제 역할을 못 하겠지요.
즉, 읽기/쓰기 횟수가 제한되는겁니다.
수명이 있는거지요.

읽기 과정을 보면 전자가 산화막을 통과하지 않습니다.
읽기는 플래시메모리의 수명과 무관한겁니다.
읽기 과정에서 전자가 유출될 수 있고, 셀의 열화가 진행된 상태에서 읽기만으로 데이터가 유실되면 그걸 복구학위한 재기록 과정에서 열화가 가중되고, 그 과정에서 전압의 영향을 일부지만 다른 셀도 받기때문에 읽기와 수명이 완전히 연관이 없다고 볼 수는 없지만, 읽기 과정이 수명 감소에 끼치는 영향이 쓰기/지우기에 비해 적은건 사실.


- 왜 MLC, TLC로 갈수록 수명이 급격히 줄어드는가.
상황을 가정해보겠습니다.
산화막의 손상이 발생했습니다.

SLC에서 0 을 기록하기위해 전압을 안 걸었습니다.

산화막 손상때문에 약간 전자가 들어왔지만 어차피 신호는 전자가 많다. 전자가 없다(적다) 상태만 구분하면
되기때문에 읽기 과정에서 문제없이 0으로 인식되었습니다.


MLC에서 01 을 기록하기위한 전압을 걸었습니다.

산화막 손상때문에 예상보다 많은 전자가 들어오긴했지만 10 상태의 전자량보다 적습니다.
읽기과정에서 정상적으로 01 이라고 인식되었습니다.

TLC 에서 001 이라는 내용을 기록하기위한 전압을 걸었습니다.

그런데 산화막이 손상되어서 예상보다 많은 전자가 플로팅게이트에 저장되었습니다.
늘어난 전자량때문에 읽기 과정에서 001 이 아닌 010 으로 인식되었습니다.
오류가 생기게되는거지요.
특별한 조치가 없는 한 이 셀은 수명을 다 했습니다.

SLC, MLC, TLC로 갈수록 각 신호의 구분은 더 촘촘해지고, 더 정밀하게 전자의 수가 조절되어야합니다.
산화막의 손상으로 인해 전자의 수가 컨트롤되지 않았을 때
가장 민감하게 반응하는 것이 TLC일 수 밖에 없는 이유입니다.

이 때문에 MLC, TLC로 갈수록 수명이 기하급수 이상으로 빠르게 감소하는 것입니다.


- 공정미세화가 진행될수록 수명이 줄어드는 이유.
다이 크기를 줄이기위해 공정미세화는 필수불가결한 요소입니다만,
문제는 그에 따라 수명이 감소한다는겁니다.

제조공정이 발전할수록 셀의 크기는 줄어들고 한 셀에 저장할 수 있는 전자의 수도 줄어듭니다.
더욱더 미세하게 각 신호별 전자 수를 조절해야하는 겁니다.
누설로 인한 전자 수의 변화에 더욱 민감해질 수 밖에 없고요.
TLC처럼 산화막 손상의 영향을 더 많이 받게 됩니다.


- 생명연장의 꿈.

물론 그렇다고 손놓고 있을 엔지니어들이 아닙니다.
대용량이라는 절대 무적의 메리트를 쉽게 포기할 수는 없지요.
갖가지 수명연장 대책이 나옵니다.
여기서는 그 일부만 소개하겠습니다.

(1) 웨어레벨링(Wear-Leveling)

각 셀의 산화막의 수명은 대부분 비슷합니다.
이런 상황에서 특정 셀만 집중적으로 사용하면 그 셀의 산화막만 집중적으로 손상받게되고,
그 셀만 먼저 수명을 다하겠지요.

이러면 전체 용량이 감소되는 것이기때문에 달갑지 않습니다.
이런 사태를 예방하는 것이 웨어레벨링입니다.
쉽게 말하면 각 셀을 골고루 사용해서 전체 셀의 수명을 일정하게 관리해주는겁니다.
전체적인 수명을 최대로 사용할 수 있는거지요.

(2) ECC (Error Check and Correct : 에러 수정 기능.)
컨트롤러의 에러 수정 기능을 강화합니다.
공정이 작거나, TLC인 경우같이 수명이 짧을수록 더 높은 정밀도의 ECC가 필요해집니다.
현재는 16~24bit ECC를 사용하는 것으로 알려져있습니다.




(3) 디지털신호처리(DSP)
기록전압에 따라 전자저장량이 달라지는걸 감지해서 각 신호별 기록전압을 셀 상태에 맞춰 변화시켜주는겁니다.
산화막 손상으로 이전보다 전자가 더 많이 저장되면 기록전압을 낮춰서 저장되는 전자수를 줄여서 원래 수준으로 맞추는 식으로 쓰기/지우기 전압을 변화시킵니다.



(4) 오버 프로비저닝(Over provisioning)
이 방법은 셀의 수명연장이라기보다는 제품의 수명연장이라고 할 수 있습니다.

위의 방식을 사용한다해도 결국 메모리셀의 사망은 피할 수 없습니다.
오버 프로비저닝은 여분의 메모리셀을 확보해놓고 사망하는 셀을 대체하는 기술입니다.
예비용량을 확보해뒀다가 수명이 다해서 배드블록이 발생한 셀이 나타나면 예비 셀로 대체해서 전체 용량을 일정하게 유지하는겁니다.


- 2013.04.13. 일부 내용 수정.
- 2013.04.30. 일부 내용 수정.




Posted by gamma0burst Trackback 0 : Comment 109

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  2. addr | edit/del | reply ㅎㅎ 2016.05.01 13:21 신고

    좋은 글 감사해요~ 도움이 많이 되었습니다^^

  3. addr | edit/del | reply 김한진 2016.06.01 16:47 신고

    읽기과정에 대한 질문입니다.
    제가 가지고 있는 서적에는 NOR 플래시 기준으로 FG에 전자가 저장된 경우 채널전류가 흐르지 못하면 비트라인이 high상태로 유지되고 이를 논리 1로 보고
    비어있는 상태에는 채널로 드레인 전류가 흐르면서 비트라인이 방전되고 이를 Low(논리0)으로 본다고 나와있는데 위의 설명에는 반대로 표현하셨네요
    NAND는 NOR와 반대인건가요?

    • addr | edit/del Favicon of http://gamma0burst.tistory.com BlogIcon gamma0burst 2016.06.01 17:12 신고

      program 과정을 통해 on cell 이 off cell 이 되고, erase 과정을 통해 off cell이 on cell 이 된다고 표현합니다.
      보통 on cell을 1, off cell을 0 으로 보는거 같더군요.

      간단히 생각하면 그냥 sensing 결과를 반대로 인식하게 하면 말씀하신 것처럼 될수도 있을거 같은데, 실제 어떨지는 모르겠네요.

    • addr | edit/del BlogIcon 김한진 2016.06.01 17:37 신고

      네 고맙습니다^^

  4. addr | edit/del | reply ghcha 2016.08.01 16:27 신고

    낸드 플래시의 수명과 관련된 질문입니다.
    전문가님께서 읽기는 플래시의 수명 감소에 쓰기/지우기에 비해 영향도가 적다고 하셨는데요, 혹시 해당 내용이 언급된 표준 문서나 참조 사이트를 알려주실 수 있으신지요?.

    • addr | edit/del Favicon of http://gamma0burst.tistory.com BlogIcon gamma0burst 2016.08.01 20:56 신고

      따로 갖고 있는 자료는 없습니다.
      (전문가 아닙니다. 진짜 전문가님들께 죄송...)

  5. addr | edit/del | reply boris 2016.08.06 00:38 신고

    -MLC와 TLC 부분에서
    1Gb 는 128MB 아닙니까..?

  6. addr | edit/del | reply nand 2016.08.31 15:21 신고

    좋은 글 감사합니다~
    NAND에서 Peri 영역에 존재하는 Gate는 어떤 역할을 하는 것인지 궁금합니다

    • addr | edit/del Favicon of http://gamma0burst.tistory.com BlogIcon gamma0burst 2016.09.03 17:15 신고

      peri 영역은 cell의 row/col driver, data decoder 등의 기능이 포함된 회로입니다. (sense amplifier는 따로 분류하는거 같네요.)
      기본적으로 논리회로이고 여러 gate로 구성되어있어서 gate가 특별히 어떤 역할을 한다고 말하기 힘들거 같습니다.

  7. addr | edit/del | reply goodgood 2016.11.12 20:07 신고

    낸드와 노어 플래시에 대해 공부하고 있는 학생인데 정말 도움이 많았어요!
    그런데 질문이 있습니다. program 과 read speed가 노어 보다 낸드 플래시가 더 느린 이유가 무엇일까요?

    erase speed는 낸드의 경우sub에 강력한 전압을 걸어주면 그 라인의 셀들이 한번에 전자가 빠지기 때문에 속도가 더빠른 건 알겠는데 프로그램과 리드 스피드는 잘 모르겠어요.

    • addr | edit/del Favicon of http://gamma0burst.tistory.com BlogIcon gamma0burst 2016.11.13 17:12 신고

      program, read는 쓰기, 읽기라고 해도 되겠지요.
      nand 타입과 nor 타입간의 읽기, 쓰기 비교는 출처마다 얘기가 다른데 아무래도 기준을 어떻게 잡느냐에 따라 달라지는거 같습니다.

      nor 타입은 셀 단위로 액세스가 가능해서 접근속도가 빠르게 되고 셀단위나 랜덤 읽기, 쓰기에 빠르게 되고,
      nand 타입은 블록 단위로 읽기,쓰기를 하기때문에 연속 읽기,쓰기에 빠르게 되는게 아닌가 싶습니다.
      (nor가 집적도에서 불리한게 셀 단위로 접근이 가능한 구조이기때문.)

  8. addr | edit/del | reply 취준생 2016.11.12 21:51 신고

    항상 좋은 글 감사합니다.
    면접 준비에 많은 도움이 됩니다.
    기초적인 질문일 수 있지만,

    1. 플래시 메모리에 데이터를 쓰거나 제거하기 위해 게이트나 바디에 강한 전압을 인가한다는 것은 이해가 되었는데, 드레인이나 소스에도 전압을 가해주는 것은 무엇때문인가요?

    2. 또 프로그램 된 셀의 문턱전압이 Erase된 셀보다 크다는 건 이해되었지만, erase된 셀의 문턱전압이 0v 보다 작게 되는 것은 왜 그런가요? 또 그 말 뜻을 Gate에 전압이 0V만 되어도 채널이 형성된다는 것이라고 이해하였는데 맞나요? 게이트에 0보다 큰 전압이 인가되어 inversion이 되어야 채널이 형성된다고 알고 있어서 p body에서 문턱전압이 0V보다 작다는 게 이해되지 않네요

    3. 마지막으로 읽기 과정에서 플로팅 게이트에 전자가 있을 때, 셀이 오픈된다는 것과 그로 인해 전류가 흐르지 않는다는 것은 이해하였습니다. 하지만 open 상태이므로 유입되는 전류가 charge된다고 하셨는데 이게 무슨 말인지 모르겠습니다. 어디에서 charge가 되나요? 그리고 open이 되면 저항이 무한대에 가까워지는 것으로 보면 전압 강하는 오히려 늘어나지 않나요? 왜 더 적게되는지 모르겠습니다.

    바쁘시겠지만 답변해주신다면 감사하겠습니다.

    • addr | edit/del Favicon of http://gamma0burst.tistory.com BlogIcon gamma0burst 2016.11.13 18:50 신고

      1. program, erase시에 소스 드레인 전압은 기본적으로 0 입니다.

      2. erase과정은 floting gate에 전자가 제거 과정이니 floting gate (+)화 되게되고 gate에 전압이 없어서 채널을 형성할 수있다고 생각할 수 있을듯 합니다.
      거꾸로 동작을 위해서 cell을 그렇게 설계했다고 볼 수도 있겠고요.

      3. FG에 전자가 있는 셀을 off cell 이라고 합니다.

      (그림없이 말로 설명하려니 복잡한거 같은데...)
      read시 bias 조건을 보면 source에 0V, drain(비트라인)에 1V로 정도입니다.
      다수의 셀로 구성된 1string내에서 선택된 셀의 gate 전압은 cell의 on/off에 관계없이 채널이 형성되도록 높은 전압이 인가되고 읽기로 선택된 셀은 on/off cell의 Vth의 중간 전압 정도로 인가됩니다.
      그러면 string내의 전 채널은 활성화되어서 전도되는 상태이고 선택된 셀의 상태에 따라 전체가 on/off냐가 결정되겠지요.

      메모리 read에서는 보통 pre-charge 과정이 있고, 후이 sensing 구간에서 전압강하 정도에 따라 on/off cell을 판단합니다.
      낸드플래시는 pre-charge가 bit line에 해당하고요.

      선택된 셀이 on cell이면 전압 배치에 따라 drain에서 source로 전류가 흐를겁니다.
      전류원은 pre-charge에 있기때문에 전류가 흐르는 on cell 조건에서는 전압강하가 커집니다.
      off cell 조건이라면 이상적으로는 전류가 아예 안 흐르겠지만 현실적으로 그렇지는 않기때문에 약간은 전압이 떨어지지만 on cell 정도는 아닙니다.
      이 전압강하 차이 정도를 센싱해서 on/off cell을 판정하는겁니다.

  9. addr | edit/del | reply 동동 2016.11.19 09:49 신고

    질문잇습니다.
    1.읽기과정에서 플로팅게이트에 전자가 있으면 채널이 형성 안되고 비트라인으로 흘러온전류가빠지지못해 전하가되어 이부분의전압강하는 작고 그래서 0으로인식 반대는 1로인식
    이해는되는데 그럼 전자가잇는부분의 전자들이 데이터라고볼수잇고 이것이필요한거니 0으로인식되는게 필요한건가요? 그리고 6.5볼트를 가해서 채널을형성한다른 셀들과 0v를가한후 플로팅에전자가없어서 채널을형성한것과 무슨차이가잇나요?
    2.쓰는과정에서 터널링으로전자를 올린다고햇는데
    그원리를알고싶습니다

    • addr | edit/del Favicon of http://gamma0burst.tistory.com BlogIcon gamma0burst 2016.11.20 08:23 신고

      1. 축전 전하와 데이터는 직접적으로 관련이 없습니다.
      어떤 상태를 0,1로 볼 것이냐 시스템에서 결정하기 나름인거지요.
      전자가 저장된 상태를 0으로 볼 것이냐 1로 볼 것이냐에 따라 그에 맞춰 output 알고리즘이 바뀔뿐입니다.

      2. 낸드플래시는 쓰기/지우기 모두 FN-터널링 원리입니다.
      에너지 밴드 다이어그램으로 보면 이해하기 쉬운데 기본 원리는 흔히 언급되는 터널링하고 같습니다.
      양자역학적 확률 분포에 의해서 배리어보다 낮은 에너지를 갖는 전자가 배리어 너머로 이동할 확률이 존재하는겁니다.

  10. addr | edit/del | reply 동동 2016.11.20 08:37 신고

    에너지밴드 . Pn정션에서 터널링원리는알고잇습니다.근데 저기서그 pn접합이 어디서적용되는지가 궁금합니다.
    올라가는전자는 채널에서 올라가는거아닌가요?

    • addr | edit/del Favicon of http://gamma0burst.tistory.com BlogIcon gamma0burst 2016.11.20 09:41 신고

      상부 control gate부터 n+ poly(control gate) - oxide - n+ poly(floating gate) - oixde - p-type si 의 적층구조로 에너지 밴드그려보는게 이해하는데 제일 빠릅니다.
      거기에 control gate 전압, body 전압 적용해서 밴드 shift 되는 것도 포함해서요.

      erase를 예로 들면 p-type body 전압이 높아져서 p-type si 쪽 밴드가 크게 아래로 shift되는데 이러면 p-type si 컨덕션 밴드가 중간 n+ poly 배일런스 밴드에 근접할 정도로 내려가고 중간의 oxide층 밴드는 p-type si 쪽이 내려간 평행사변형꼴이 되겠지요.
      중간 n+ poly 컨덕션 밴드 기준으로 보면 p-type si의 컨덕션 밴드가 한참 아래에 있게되니 oxide층 에너지 밴드가 배리어로 있어서 터널링으로 p-type si로 이동합니다.
      플로팅 게이트에서 바디로 전자가 빠져나간겁니다.
      반대로 컨트롤 게이트쪽 컨덕션 밴드가 더 높기때문에 그 쪽으로 전자가 넘어갈 수 없는거고요.

  11. addr | edit/del | reply 동동 2016.11.20 22:13 신고

    감사합니다

  12. addr | edit/del | reply 감사 2017.08.23 12:17 신고

    좋은정보 감사합니다^^

  13. addr | edit/del | reply 공대생 2017.09.18 22:18 신고

    항상 좋은 정보 감사 합니다.
    반도체에 대해 다시 공부하고 있는 취준생 공대생입니다. 읽기 과정에서 다른 사이트의 글들도 읽어 보면 비트라인에 전압을 걸어 소스 드레인 사이에 전류흐름을 일으키고 게이트에 약한 전압을 걸어 거기서 생성되는 전기장에 전류의 흐름에 방해가 안되면 전자가 채워진 경우 (open)이고 아니면 short 라고 하는데 이 전기장 부분이 이해가 완전히 되지는 않습니다. 제가 생각한 부분중 잘못된 부분이 있으면 지적 바랍니다.

    1. 비트라인 전압인가로 소스 드레인 전류 형성,
    2. 게이트에 약한 전압
    3. 게이트 전압으로 인한 전기장 형성, 형성된 전기장은 컨트롤 게이트에서 시작해서 플로팅 게이트에서 끝
    4. 플로팅 게이트의 전자로 인해 소스 드레인 사이의 채널 위치에는 홀이 존재,
    5. 이 부분에서 비트라인 전압으로 인해 소스에서 드레인으로 전자가 홀로 인해 잘 흐르지 못함
    6. 이로 인해 open 되는 현상 발생.
    이상입니다.

    하이닉스 공식 홈페이지에서는 플로팅 게이트의 전자가 컨트롤게이트의 전기장을 막는다는 말을 하는데 무슨 말인지 이해가 안됩니다. 제가 아는 전기장은 +에서 시작해 - 방향으로 진행 하는데 플로팅 게이트에서 전기장을 막는 다는 말을 이해하기가 힘듭니다.
    감사합니다.

    • addr | edit/del Favicon of http://gamma0burst.tistory.com BlogIcon gamma0burst 2017.09.19 17:44 신고

      본문을 기준으로 써놓으신 순서에 첨언해서 설명을 하면 이렇습니다.

      1. 비트라인 전압 인가로 소스-드레인 간의 전위차이가 형성됩니다.
      이건 전위차만 있는 것이지 전류가 흐르는게 아닙니다.

      2. 게이트 = 비트라인에 전압을 인가하는데 이 때 읽으려는 셀에는 전하 차지에 따라 채널이 형성 여부가 결정되는 수준의 전압을, 그 외의 셀에는 무조건 채널이 형성되는 전압을 인가합니다.
      전체 소스-드레인 간에 전류가 흐르는가 아닌가는 읽으려는 셀에 달렸습니다.

      3. 플로팅 게이트에 전자가 있으면 채널 영역까지 전기장이 도달하지 못 하거나 정도가 약해집니다.
      이건 밑에서 따로 설명하겠습니다.

      4,5. 읽으려는 셀에 채널이 형성이 안 되니 전체 소스-드레인 간에 전류가 흐르지 않습니다.

      6. 이런 상태를 전기적으로 open이라고 하지요.

      이해하신 내용이 대략 맞는거 같네요.

      하이닉스 홈피 내용은 이런겁니다.
      전기장은 +전하에서 시작돼서 -전하에서 끝납니다.
      +전하, -전하의 1대1 매칭이라고 봐야겠지요.
      플로팅 게이트에 전자가 없다면 전기장이 채널 영역까지 도달합니다.
      기본적으로 채널 영역에는 전자가 부족하지요. (일반적인 p-sub 기준)
      1대1 대응을 위해 전자가 끌어당겨지고 모인 전자가 채널을 형성합니다.
      같은 현상에 대해 표현 방법은 다를 수 있지만 전기장만 놓고 얘기하면 이런 식으로 얘기할 수 있는겁니다.

      그런데 플로팅 게이트에 충분한 전자가 있다면?
      플로팅 게이트의 전자 = -전하 와 1대1 대응이 이루어지기 시작하고 전자가 충분히 많다면 모든 전기장의 선, 흐름은 플로팅 게이트에서 멈춥니다.
      채널 영역까지 전기장이 도달하지 못 하는거지요.
      이 상태를 ''플로팅 게이트에서 전기장이 막는다.'라고 표현할 수도 있습니다.

    • addr | edit/del 공대생 2017.09.20 22:10 신고

      자세한 설명 감사드립니다. 오랜만에 전공공부를 하게되니 이해하기 힘든 부분이 많이 생기는군요. 설명 덕분에 확실히 이해가 되었습니다.

  14. addr | edit/del | reply 하윤수 2017.09.24 13:44 신고

    일간신문 및 TV 방송에 오랫동안 자주 나오는 낸드플래쉬를 설명해 주어 고맙습니다. 비록 금속 및 재료 공학 졸업이라도 이해하기 어려워, 오랫동안 두고 두고 이해하려고, 애써 보겠습니다. 고양시 덕양구

  15. addr | edit/del | reply ㅇㅇ 2017.11.03 03:37 신고

    낸드에 대해 몰랐는데 이해가 잘가는 글입니다. 감사합니다.

  16. addr | edit/del | reply 취준생 2018.01.12 15:05 신고

    안녕하세요. 블로그 글을 보면서 많은 도움을 얻고 있습니다.
    한가지 질문드릴게 있는데 Ground select line의 역할을 알 수 있을까요? 그리고 다른 자료를 보면서 BSL말고 SSL이란것도 있던데 이건 무엇인지 알 수 있을 까요? http://www.patentsencyclopedia.com/imgfull/20110235424_10 여기서 본 자료인데 혹시 무엇인지 아시나요? 감사합니다.

    • addr | edit/del Favicon of http://gamma0burst.tistory.com BlogIcon gamma0burst 2018.01.12 17:33 신고

      SSL은 본문에 있는 이미지에서는 bit line selcet TR에 해당합니다.
      낸드플래시 동작은 한줄의 WL 묶음, string 단위로 이루어지는데 이 때 어느 string을 활성화시킬지 결정하는게 SSL, GSL 입니다.
      (string내에서 어느 cell을 선택할지 결정하는게 word line이고요.)

      SSL에 연결된 TR이 활성화되면 (개념상) 회로가 열리면서 비트라인에 걸린 전압이 string 전체 걸리는 효과가 있고,
      GSL에 연결된 TR이 활성화되면 회로가 열리면서 GND(0V) 전압이 걸립니다.

      string 전체로 보면 한 쪽은 높은 전압, 한 쪽은 0V가 걸리니 전위차가 발생해서 string 전체로 보면 전류가 흐를 수 있는 조건이 성립합니다.

  17. addr | edit/del | reply 취준생 2018.01.12 19:24 신고

    SSL의 설명 감사합니다. 그리고 혹시 GSL이 활성화가 안되는 경우는 어느 경우인가요? 읽고 쓰고 지울때 항상 path는 형성되어야 하는데 이 때 바로 ground로 연결하지 않고 트랜지스터를 달아주는 것이 왜인지 궁금합니다.

    • addr | edit/del Favicon of http://gamma0burst.tistory.com BlogIcon gamma0burst 2018.01.12 19:41 신고

      동작측면에서 보자면 read, program, erase 모드별로 각 셀의 gate, source, drain의 전위 차이가 달라야되는데 GSL이 GND에 직결되어있다면 항시 0V 상태라서 컨트롤이 불가능하거나 어렵겠지요.
      (gate에 마이너스 전압이 들어가는 경우도 있으니 절대 전압보다 전위차가 중요하고 그러자면 한 쪽 전위를 절대값으로 놓는건 이득이 없을겁니다.)
      회로 구성이나 동작 알고리즘을 어떻게 짜느냐에 따라 다르겠지만 일단 인터넷상의 자료로는 프로그램 동작시 GSL의 gate 전압에 GND가 들어갑니다.

      이론적인 동작 측면만 얘기했는데
      이론을 바탕으로 단순한 설계를 했을 경우 실제 물리적인 한계로 제대로 안 돌아가는 경우가 대부분입니다.
      (제가 구체적인 문제나 불량까지는 아는건 아닙니다만...)
      그런 한계들을 극복하기위해 추가되는 동작 모드 등을 지원하기위해서 소재가 바뀌거나 구조가 복잡해지는데, 굳이 TR로 컨트롤하는 것도 그런 방편의 일환이라고 이해해도 괜찮을거 같습니다.

  18. addr | edit/del | reply ㅎㅎ 2018.05.08 21:55 신고

    NAND Flash 설명 상세히 써주셔서 감사합니다. 궁금한게 있는데 nand는 쓰기(프로그램)나 지우기를 할때 Word Line에 강한 +Vg나 -Vg를 가하게 되는데 그러면 다른 Bit LIne(처음에 쓰거나 지우려 했던 Bit Line이 아닌)에 존재하는 같은 Word LIne에 걸려 있는 Cell들도 강한 +Vg나 -Vg에 의해서 쓰기(프로그램)나 지우기가 되는 것이 아닌가요? cell 단위로 쓰거나 지우는것은 불가능한것인가요?

    두번째로 궁금한것은 읽을때 읽으려고 하는 Bit line에 전압을 가해줘야하는데 그러면 읽을때는 cell단위로 읽는 것인가요?(Dram의 경우 읽으려는 Word lIne에 1 나머지 Word line에 0을 넣어서 Bit line 전체를 읽고 쓸때는 cell단위로 쓸수 있어서 Nand와 Dram이 서로 반대되는 것인가 궁금합니다.)

    • addr | edit/del Favicon of http://gamma0burst.tistory.com BlogIcon gamma0burst 2018.05.09 00:41 신고

      읽기, 쓰기는 페이지 단위, 지우기는 블록 단위로 이루어집니다.
      서킷 구조로 보면 페이지는 워드라인 방향의 한 줄이고, 블록은 워드라인 x 비트라인의 한 면입니다.

      워드라인 한 줄에 다 전압이 걸려도 비트라인도 특정 라인만 전압을 걸 수 있으니 결국 특정 셀만 선택적으로 컨트롤이 가능합니다. (읽기, 쓰기)

  19. addr | edit/del | reply 공대생 2018.05.14 00:21 신고

    안녕하세요!!! 상세한 설명과 더불어 질답을 참고하였더니 정말 정말 많은 도움이 되었습니다.
    하지만 아직 궁금한 점이 있어서 이렇게 질문글을 남깁니다.

    위에서 bit select line과 ground select line이 어느 string을 활성화 시킬지 결정하는 역할을 한다고 하셨는데, word line이 page 단위로 작동하기 때문에 bit select line도 하나의 word line으로 연결되어 있을텐데, 애초에 bit select line or transistor를 두지 않고 bit line에 0과 1을 줌으로써 어느 string을 활성화 시킬지 결정할 수
    있지 않나요?

    bit line에 0과 1을 주더라도 transistor의 작동 오류 및 간섭 등으로 인한 원치않는 오작동을 방지하기 위해 존재하는
    일종의 스위치 같은 역할인건가 싶어서요.

    그리고, floating gate 위쪽의 산화막은 ono(oxide-nitride-oxide)를 쓴다고 대부분의 자료에 되어있는데 왜 sio2가 아닌 ono를 쓰는지가 궁금합니다. 찾아봐도 잘 나오질 않네요..ㅜㅜ

    • addr | edit/del Favicon of http://gamma0burst.tistory.com BlogIcon gamma0burst 2018.05.15 20:51 신고

      동작모드로 보면 비트라인은 Vcc, 0, 1, Floating 4가지, SSL/DSL은 Vcc, 0, F 3가지 상태가 있습니다.
      각 조합 상태에서의 전위 상태를 다 설명하지는 못 하겠는데,
      read, program, erase의 각 모드에서 선택된 셀과 선택되지 않은 셀에 필요한 soure, drain, gate의 전위를 만드는 일이
      단순히 비트라인을 on/off 하는 것만으로 이루어지지 않는다고 볼 수 있겠지요.

      반도체 제조에서 소재는 실제 제조상의 유불리, 품질상의 문제 등이 종합적으로 고려돼서 선택되는데 제가 그 쪽까지는 정확히 모르겠네요.
      추측을 말씀드리면 미세화로 게이트 컨트롤이 어려워지게 되고, 이를 해결하기위해 유전율이 높은 SiN가 들어간게 아닌가 싶습니다.
      로직에서 HKMG와 비슷한게 아닌가 싶은겁니다.
      조성에 따라 다르겠지만 일반적인 자료로 보면 SIN이 80% 정도 유전율이 더 높네요.
      (모스펫에서 게이트의 컨트롤은 게이트와 바디 간의 전계에 의해 일어나는데 이는 중간 절연층의 유전율이 높을수록 유리합니다.
      두께가 얇을수록 유리한거지요.
      그런데 지속적으로 두께를 줄이면 물리적으로 절연을 유지할 수 없는 한계가 옵니다. 누설전류가 심해집니다.
      로직에서 이걸 해결하고 도입됐던게 High-k 소재입니다.
      두께는 늘리고 유전도는 유지하기위해 가 유전율이 높은 소재로 변경한겁니다.
      실제 적용되고 있는지는 모르겠는데 high-k 소재를 절연층으로 적용한 구조가 제안된지는 꽤 됐습니다.)

      다른 의미의 ONO일수도 있는데, Charge Trap Flash 구조에 대한 내용일 수도 있습니다.
      플로팅 게이트를 생략하고 위에서부터 Si - Oxide - Nitride - Oxide - Si body 로 구조를 단순화 시킨겁니다.
      (흔히 SONOS하고 합니다.)
      중간의 SiN에 전하가 trap됩니다.
      주변 구조와의 coupling cap이 없어서 스케일링에 유리하다고 하네요.

  20. addr | edit/del | reply 궁금 2018.05.15 07:07 신고

    낸드 수명을 늘리는 방법은 결국 로직을 잘 짜는고
    밖에 없나요??

    • addr | edit/del Favicon of http://gamma0burst.tistory.com BlogIcon gamma0burst 2018.05.15 18:58 신고

      수명은 사실상 물리적으로 정해져있고 그걸 얼마나 효과적으로 사용하느냐가 로직에 달린거라고 봐야겠지요.
      예를 들면 3D 낸드로 오면서 셀당 축전량이 늘어서 같은 TLC라도 planar에 비해 수명이 많이 늘어났습니다.

  21. addr | edit/del | reply 이승민 2018.06.22 15:38 신고

    당신의 지식에 감탄하고 갑니다.

    궁금했던 내용을 알게 되었네요.

    감사합니다.