ISSCC2015 발표 엑시노스5433 설계 개요.

 

- ISSCC2015에서 발표하기로 알려졌던 엑시노스5433에 대한 내용이 올라왔습니다.

(링크 : 엑시노스5433 관련 단신. (Exynos5433))

(링크 : http://pc.watch.impress.co.jp/docs/column/kaigai/20150323_694058.html)

다른 곳은 거의 안 올리는데 pcwatch는 올리더군요.

confidential이나 NDA같은게 안 걸린건지 뭔가 있는건지 모르겠습니다.

 

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링크 내용 자체가 잘 정리돼있어서 간단하게 정리하는 식으로 다루겠습니다.

중간중간에 사족도 좀 붙일거고요.

링크에서는 내용 흐름에 맞게 순서를 섞었던데 여기서는 슬라이드 페이지 넘버 순대로 하겠습니다.

 

- 내용

ARMv8 기반

삼성 20nm 공정.

1st 쿼드코어 CPU 클럭.

2nd 쿼드코어 CPU 클럭.

헥사코어 GPU

를 종합하면 이게 엑시노스5433이란걸 쉽게 알 수 있습니다.

면적에 대한 얘기는 뒤에서 하겠습니다.

 

발표 개요입니다.

설계 기술에 대한 내용이 대부분입니다.

 

20nm는 28nm 대비 전력효일이 20~30% 높음.

Gate-Last 방식.

 

Gate-Last 방식으로 Short channel effect를 억제했다는건,

공정상 이득 (Source/Drain Implant시 고온이 가능해짐, Gate Metal 형성시 저온이 가능해짐, 더미 게이트가 제거시 채널에 e-SiGe층에 의한 compressive stress가 커지고 Ion 증가 등등)

PMOS eSiGe, NOBS SMT(Stress Memorization Technology)를 통한 stress optimization

인듯한데 자세한건 모르겠습니다.

(소자 성능 개선을 위한 기술들입니다.)

 

RTL configuration 완료시점에서 32비트 ARMv7(CA15인듯) 대비 유효 게이트 수 +35.5%

(= 면적과 소비전력이 늘어남.)

 

최고 클럭 목표별로 다른 트랜지스터 구성을 시뮬레이션.

(왼쪽 : 전력 vs 최대클럭, 오른쪽 : 전력제한하에서 최대클럭)

Fmax1에서 Fmax4로 갈수록 클럭은 올라가지만 전력도 급상승. (왼쪽)

누설전류가 큰 (Low Vt) 트랜지스터 수도 급증.

제한된 전력에서 가능한 최대클럭은 Fmax2가 최대. (오른쪽)

 

Fmax2가 전력효율에서 최적. (1.08V에서 1.9GHz 달성.)

 

이 외에 물리설계 최적화 등으로 32비트 코어 대비 25% 증가된 전력으로 억제.

(25%라는 값. 엑시노스5430과 엑시노스5433의 동클럭 CPU 전력차이와 일치합니다.

엑시노스5430 : CA15, 커널 정보로 계산된 전력.

엑시노스5433 : CA57, 커널의 전압, 클럭 정보 + 아난드텍 측정 결과를 통해 개인적으로 추정한 전력상수 로 계산된  전력.)

 

CPU2 (CA53)은 전력효율을 높이는데 집중.

코어면적을 줄이고 배선길이를 짧게해 배선저항 감소.

누설전류를 낮추는데 주력해서 1.3GHz

 

GPU는 Mali-T760MP6

삼성이 20nm에서 6코어를 취한건 전력한도 내에서 최적의 성능을 얻을 수 있는 숫자가 6코어였기때문.

 

GPU 코어는 물리설계 저전력화도 이루어짐.

ARM GPU 코어에서 Flip-flop이 다이나믹 전력 중 36% 소비.

저전력 Flip-flop cell을 개발해 이 부분 전력을 30% 이하로 감소.

Flip-flop을 분산시키는 설계 최적화.

 

빅/리틀 코어 모두 DVFS를 사용.

SRAM이 데이터를 유지할 수 있는 업 레벨 전압이 로직보다 높다는 것이 문제.

SRAM이 DVFS로 전압을 낮추는 것에 제한이 됨.

듀얼 레일을 사용해서 셀 전압과 로직 전압을 분리.

대가로 약간의 딜레이, 누설전류가 따라옴.

 

다이 이미지입니다.

CA57 쿼드코어 면적이 14mm2, CA53 쿼드코어 면적이 4mm2

T760MP6 면적이 25mm2 입니다.

총 면적은 107mm2 정도로 보입니다.

 

28nm CA15 쿼드코어 면적이 19mm2 입니다.

(링크 : 삼성 엑시노스(Exynos) 5410 분해 사진.)

 28nm -> 20nm라면 면적이 이론적으로 절반수준으로 줄어야하는데, 여기서는 74% 수준으로 줄어드는데 그쳤습니다.

공정이 미세화된다고 이론대로 쉬링크되지 않는 것도 이유겠고, CA15에서 CA57로 바뀌면서 CPU 코어가 확장되었기때문도 이유가 될겁니다.

 

삼성 공정을 보면

28LPP 로직 CPP 114nm, 메탈피치 90nm

20LPE 로직 CPP 90nm, 메탈피치 80nm (메탈피치는 위의 자료에서도 나와있지요.)

(링크 : http://www.samsung.com/us/business/oem-solutions/pdfs/Web_DAC2012_20nm_demo-ah.pdf)

(링크 : http://www.samsung.com/us/business/oem-solutions/pdfs/Web_DAC2012_32_28nm_demo-ah.pdf)

산술적으로 면적은 70% 수준으로 감소합니다.

(최근 공정미세화 트랜드가 대게 이 정도입니다. 풀노드로 넘어가도 70~80% 수준에 그칩니다.)

 

그렇다면 CA15 -> CA57로 인한 면적증가는 5% 수준에 불과합니다. (크게 잡아도 10%수준?)

앞서 언급한 게이트 증가(35.5%)에 비하면 거의 늘어나지 않은 수준인데, 이걸 설계 최적화의 결과물로 봐야할지......

 

pcwatch에서는 삼성 20nm 공정이 두 가지가 있는데, 엑시노스5433에 적용된건 20LPE이고, 메탈피치가 64nm인 20LPM이 있다고 합니다.

메탈피치 64nm는 커먼 플랫폼(common platform)에서 나온 내용으로 삼성이 이를 자사 공정에 적용했는지 여부는 불명입니다.

개인적으로는 14nm로 빠르게 넘어가는걸 선택한 삼성에서 굳이 20nm에서 추가 공정을 개발할 정도로 힘을 들였을까하는 생각입니다.

 

 

- 요약

ARM RTL 그대로 쓰기 힘들어서 엄청나게 손 봄.