- 시작하기 전에...

전에 TSMC 의 공정으로 포스팅을 한 적이 있는데,
(
TSMC 28nm 공정.)
이런 리플이 달렸습니다.


하아......
사실 반도체 공정에 대한건 (블로그의 정체성을 생각하면) 한번쯤 다뤄야하는 내용인데, 솔직히 너무 어렵습니다.
수박 겉핥기로 설명되거나, 비전공자는 뭔 소린지도 모르는 얘기만 하다가 끝나거나, 둘 중 하나가 될 가능성이 높으니까요.
실리콘의 분자구조 얘기부터 들어가야하는데 그런걸 비전공자에게 이해시키는건 무리가 있지요.

제일 문제는 제가 잘 모른다는 것.;;
대학원 과정쯤 되어야 뭔가 현실과 접점이 보이지, 학부 수준에서는 이상적인 모델을 놓고해서 설명에 큰 도움이 안 됩니다. (제가 다니는 학교만 그런걸지도 모르겠네요. 서울대는 학부 과정에서 cpu 설계 배우는데 너희는 논리회로도 모르냐고 타박하는 교수님도 계시니...)

저 두가지 이유로 대부분의 설명은 풀노드, 하프노드 개념을 중심으로 간단하게 하고 넘어가겠습니다.


- 반도체

(흔히 반도체라하면 집적회로를 얘기합니다만, 원래는 도체, 유전체같은 물질을 말하는 것입니다.
여기서는 집적회로 개념을 대표하는 단어로 사용했습니다.)
공정을 이해하려면 일단 반도체의 구조에 대해 알아야합니다.

그리고 반도체는 기본적으로 트랜지스터의 집적체입니다.
반도체의 구조를 알기위해서는 기본적으로 트랜지스터의 구조를 알아야되는거지요.
트랜지스터에는 대표적으로 MOSFET, BJT 등이 있는데 현재 대세는 단연 MOSFET 입니다.

(MOS의 기본구조)
MOSFET 은 Metal Oxide Semiconductor Field-Effect Transistor 의 약자입니다.
왜 MOS 냐...
위에서부터 Metal(polysilicon) Oxide(SiO2) Semiconductor(doped Si) 순으로 배치되어있기때문.
Metal 부분을 Gate 라고 부릅니다.

동작원리를 간단히 설명하면,
게이트에 특정크기 이상의 전압이 걸리면, 소스와 드레인 사이에 채널이 형성되고, 소스와 드레인의 전압 차이에 의해 채널을 통해 전류가 흐르는 구조입니다.
(자세한건, Solid State Semiconductor 책들이 많으니 참고하세요.)

흔히 말하는 32nm, 45nm 공정 그럴때 저 수치들은 게이트의 길이를 말하는겁니다.


- 풀노드와 하프노드

기본적으로 풀노드는 ITRS 에서 규정하는 노드(게이트 길이)를 말합니다.

그리고 이전 세대 대비 70%로 감소된 노드를 풀노드라고 합니다.
하프노드는 풀노드 사이의 노드를 말합니다.
풀노드에서 다음 풀노드로 이전되는걸 한 세대로 봅니다.

왜 하필 70%냐?
(절대적인 수치는 아니지만) 트랜지스터의 스케일이 0.7배가 되면, 칩 면적은 0.5배가 됩니다.
(가로 x 세로 = 0.7 x 0.7 = 0.5)
동일면적의 칩이라면 집적도가 두 배가 되는거지요.
같은 면적에 두 배의 트랜지스터가 집적되는겁니다.

인텔의 경우를 보면,
10 µm
3 µm
1.5 µm
1 µm
800 nm
600 nm
350 nm
250 nm
180 nm
130 nm
90 nm
65 nm
45 nm
32 nm
22 nm

TSMC는
110 nm
90 nm
80 nm
65 nm
55 nm
40 nm
28 nm

인텔은 풀노드에 충실하게 공정을 옮겨가고 있는데, 이는 인텔의 전략인 틱-톡(Tick-Tock)과 관계가 있습니다.
틱에서는 이전 아키텍처에서 공정을 개선하고,
톡에서는 이전과 동일한 공정에서 새로운 아키텍처를 도입하는 식으로,
틱 - 톡 - 틱 - 톡 이 반복되는겁니다.
안정적인 공정 이전과 아키텍처 개선을 위한 방법으로, 이 때문에 인텔은 2년마다 공정이 풀노드 이전됩니다.

TSMC는 풀노드와 하프노드가 혼합되어왔습니다.
65nm 까지는 90nm 65nm 가 풀노드였고, 80nm 55nm 가 하프노드가 되었는데,
40nm 부터 그게 깨지게됩니다.

풀노드로의 공정 이전은 공정 특성이 크게 변해서 같은 칩이라도 완전히 새로운 설계가 필요합니다.
그에 비해 하프노드로의 공정 이전은 그 특성에서 큰 변화가 없습니다.
단순히 광학적인 축소로 달성할 수 있는 수준입니다.
풀노드 이전에 비해 난이도가 더 낮은겁니다.
(물론 풀노드에 비해 공정 축소 효과가 낮습니다.)
어쨌건 공정 축소 효과를 볼 수 있는데 반해, 그 난이도는 낮기때문에 하프노드를 선택해왔습니다.
그 결과 나온 것이 80nm, 55nm 였습니다.

하지만 55nm 이후 그게 쉽지가 않게 되었습니다.
45nm 가 아닌 40nm 를 선택하는데, 이유는 정확히는 모르겠습니다.
파운드리로서 마케팅을 위해서 45nm 이하를 목표로 한 것인지...
하여간 55nm 에서 풀노드로 공정 이전해서 40nm 를 목표로 했습니다.
그런데 알려졌다시피 40nm 공정 이전에서 굉장히 애를 먹었습니다.
이후 계획을 봐도 28nm 20nm 로 이어지는데, 모두 풀노드이지요.
TSMC도 하프노드를 포기하고, 풀노드만을 선택한 것이지요.

수치적으로는 하프노드지만, TSMC 의 공정 이전을 보면 55nm 40nm 28nm 를 선택하고 마치 풀노드처럼 공정을 이전합니다.
이걸놓고 TSMC가 하프노드를 선택한다고 말하기에는 무리가 있습니다.


- 공정을 줄이려는 이유

반도체 산업은 기본적으로 대량생산을 바탕으로 합니다.

그리고 반도체는 원형의 실리콘 웨이퍼를 기반으로 만들어집니다.
즉, 하나의 웨이퍼에서 더 많은 칩을 생산할수록 수익이 높아지는겁니다. 


가장 쉬운 방법은 웨이퍼의 크기를 늘리는겁니다.
지름 25mm에서 시작한 웨이퍼는 점점 커져서 현재는 300mm 에 이르고 있고, 450mm 를 준비하고 있지만 막대한 투자비용으로 인해 정체되고 있는 상태입니다.

앞서 말했듯이 풀노드 이전 한번이면 집적도가 두배가 올라갑니다.
동일 웨이퍼에서 두배의 같은 칩을 만들 수 있습니다.
하지만 실제로는 두배 이상이 가능합니다.



수율이라는게 있는데, 이건 한 웨이퍼에서 얻을 수 있는 최대 칩의 수 중에서 실제로 쓸 수 있는 칩의 수를 뜻합니다.

예시 이미지에서 빨간점은 웨이퍼에서 불량이 난 부분입니다.
칩에 불량부분이 있으면 그 부분은 쓸 수가 없습니다.

그리고 웨이퍼가 원형이기때문에 사각형의 칩(다이라고 부릅니다.)을 만들면 가장자리에 잘리는 칩들이 생깁니다.
설계부터 이런 부분이 최소화되도록 신경쓰지만 완전히 없애는건 불가능합니다.
한 웨이퍼에서 얻을 수 있는 최대 다이수를 계산할 때 이런 부분들은 제외합니다.
(과거에 삼성에서 100%를 초과하는 수율을 달성했다는건 이런 부분까지 살렸기때문입니다.)

위의 이미지를 보면 알 수 있듯이 동일한 불량 포인트가 존재해도, 다이의 크기가 작아지면 수율이 올라갑니다. 거기에 보통은 폐기되는 가장자리의 영역도 감소합니다.

집적도 상승으로 인해 추가적으로 얻어지는 다이 이외의 저런 요소로 인해 추가적으로 다이를 더 얻을 수 있습니다.

-추가
위의 예시 이미지를 놓고 계산해보지요.
(이미지상 한단계마다 집적도가 4배씩 올라가는듯)
1. 불량, 가장자리 증가분 무시
28개 -> 112개 (4배) -> 448개 (4배)
로 얻을 수 있는 다이가 증가합니다.

2. 가장자리 증가분 반영, 불량 무시
28개 -> 136개 (4.85배) -> 658개 (4.83배)
원래보다 더 많은 다이를 얻을 수 있습니다.

3. 불량, 가장자리 증가분 반영
10개 -> 103개 (10.3배) -> 620개 (6.01배)
앞선 경우와 비교해서 비율이 대폭 증가합니다.

이 모든걸 반영하는게 수율이라는 수치입니다.
35.7% -> 75.7% -> 94.2% 로 증가하지요.

물론 불량의 경우는 저렇게 균일하게 발생하는 경우는 현실과 잘 안 맞습니다.
수율과 공정의 관계에 대한 이해를 위한 예시일뿐입니다.


- 문제점

하지만 공정을 개선하기위해서는 물리적으로 어려움이 많습니다.





이론적으로는 공정이 한 세대 바뀔때마다,
동작전압(게이트 전압)은 70%로 떨어지고,
소비전력은 동일 클럭에서 35%까지 떨어집니다.

하지만 이론치에 가까운 변화는 130nm를 기점으로 불가능해졌습니다.


가장 큰 이유는 누설전류가 증가하기때문입니다.
누설전류를 억제하기위해서는 게이트 전압이 높아져야하고, 결국 공정을 이전했음에도 동작 전압이 충분히 떨어지지 못하는 결과를 낳습니다.
그러면 결국 소비전력이 예상보다 떨어지지 못하게 됩니다.

공정이 줄었을 때, 소비전력이 충분히 줄어들지 못하는게 왜 문제인가?
이것은 전력밀도라는 측면에서 봐야합니다. 단위면적당 소비전력이지요.
전력밀도는 단위면적당 발열량이라고 봐도 무방합니다.
쿨링 솔루션이 해결할 수 있는 단위면적당 발열량은 한계가 분명합니다.
이 말은 전력밀도가 최소한 이전 세대와 동일한 정도로 억제되어야지, 이전 세대보다 커져버리면 곤란하다는 얘기입니다.

앞서 말했듯이 공정이 한세대 이전되면 집적도는 두배가 됩니다.
같은 면적에 두배의 트랜지스터가 집적된 겁니다.
만약 트랜지스터당 소비전력이 감소하지 않고 이전과 동일하다면 어떻게 될까요.
같은 면적에 두배의 트랜지스터가 집적되었으니, 전력밀도가 두배가 되어버립니다.
지나친 고열은 반도체의 정상적인 동작을 방해합니다.
결국 제대로 동작하지 않는다는 얘기지요.

130nm 이전까지는 공정이 한 세대 바뀔때마다,
동작전압(게이트 전압)은 70%로 떨어지고,
소비전력은 동일 클럭에서 35%까지 떨어지게되는데,
여기서 클럭을 40% 증가시키면, 전력밀도가 동일해집니다.
(집적도가 두배이기때문에.)

그런데 130nm 이후로는 이런 식의 성능향상이 불가능해졌습니다.
결국 제한적인 클럭상승에 만족해야하는 상황이 된 것이지요.

이런 문제를 해결하기위해서 나타난 것들이,
HKMG (High-K Metal Gate) 같은 새로운 소재의 도입과, SOI, Tri-Gate 같은 구조적인 변화입니다.
(하지만 이것도 한계가 보이는듯합니다. 과거와 같은 극적인 변화는 힘들듯.)


- 그럼에도 필요한 공정 이전

공정 이전이 필요한 가장 큰 이유는 수익성이지만, 성능이라는 측면을 무시할 수 없습니다.


cpu는 주로 클럭을 상승시키는 방식으로 성능을 향상시키지만,
gpu는 클럭 상승보다는 더 많은 쉐이더프로세서(=트랜지스터)를 집적시키는 방식으로 성능을 향상시켜왔습니다.
그 결과, gpu칩은 계속적으로 거대해져왔습니다.
인텔의 6코어 cpu의 트랜지스터 수가 11.7억개인데 반해,
엔비디아의 GF110(GTX500 탑재)은 30억개, AMD의 Cayman 코어(HD6900 탑재)는 26.4억개입니다.

공정 이전없이 트랜지스터 수만 늘리면 칩의 크기가 거대화되는데, 앞서 보았듯이 거대한 칩은 웨이퍼당 생산량이 적을뿐 아니라 수율도 낮아서 가격이 상승되게됩니다.
현실적으로 판매할 수 있는 가격과 시장에 공급할 수 있는 충분한 물량을 갖추려면 칩의 크기는 적당한 선에서 제한될 수 밖에 없습니다.
결국 성능을 올리려면 공정 이전 밖에 답이 없습니다.

성능을 높이려면 몸집을 키울 수 밖에 없는 것이 반도체이기때문에 반도체 제조에서 공정 이전은, 힘들지만 할 수밖에 없는 것인겁니다.


p.s 굉장히 생략을 하면서 설명했네요. 궁금한 것이나 틀린 것 있으면 질문이나 지적해주세요.

- 2012.02.25 수율 계산 수정.


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Posted by gamma0burst Trackback 0 : Comment 49

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  2. addr | edit/del | reply 버민원 2011.11.18 16:54 신고

    아주 잘 읽었습니다.
    수업에 온 듯한 상세한 설명.
    인상적이네요^^

    감사합니다!

  3. addr | edit/del | reply 사람 2011.11.26 17:04 신고

    어려운내용인데 정말이해가잘되네요
    정말 잘봤습니다

  4. addr | edit/del | reply 2012.02.10 21:24

    비밀댓글입니다

    • addr | edit/del Favicon of http://gamma0burst.tistory.com BlogIcon gamma0burst 2012.02.10 23:26 신고

      혹시 비밀글로 해서 제 리플이 안 보이면 리플 달아주세요.
      비밀글이 안 보인다고 하는 경우가 간혹 있어서요.

    • addr | edit/del 대학생 2012.02.11 19:40 신고

      안보입니다ㅜㅜ비밀댓글을 어터케봐야할지모르겟습니다.

    • addr | edit/del Favicon of http://gamma0burst.tistory.com BlogIcon gamma0burst 2012.02.11 20:52 신고

      질문하시는건 전혀 상관없습니다. ㅋ 부담갖지 마시길.

      이론적으로는 공정개선의 단점은 없다고 봐도 무방합니다.
      정도가 줄어들었다고는하나 소비전력이 감소하는건 확실하고, 누설전류에 대한 대책도 어떤 형태로든 나오고 있으니까요.

      다만, 현실적 or 경제적인 부분에서보면 문제가 없지는 않습니다.

      파운드리 입장에서는 다음 공정을 개발하는데 막대한 자금이 필요합니다.
      신규 장비 도입부터해서 생산라인을 재구축해야하니까요.
      삼성, 인텔, TSMC 같이 높은 시장점유율을 갖고 있고, 그를 통한 막강한 자금력을 갖춘 곳,
      혹은 글로벌 파운더리처럼 대규모의 자금 지원을 받는 곳이
      다른 파운드리보다 빠르게 최신 공정을 도입할 수 있는 이유가 자금문제입니다.

    • addr | edit/del Favicon of http://gamma0burst.tistory.com BlogIcon gamma0burst 2012.02.11 20:53 신고

      제가 비밀댓글로 다는게 문제인거 같네요.ㅋ
      수정했습니다.

  5. addr | edit/del | reply 대학생 2012.02.11 21:34 신고

    감사합니다. 공정개선을 하기위해 마지막부분에 HKMG를 이용한다는 것을 보고 HKMG을 찾아보았습니다.
    반도체들을 이용해 반도체 집적회로를 설계하고 이것들을 웨이퍼를 이용해 만든다. 웨이퍼의 크기에 따라 생산비용은 차이가 없어 웨이퍼를 크게해도 되지만 기술적,비용적문제에 한계에 다다르고, 그렇기 위해 공정이전이 불가피하다. 하지만 공정이 이전될수록 전력누수에 의해 전력소모감소와 속도향상에 한계가 생겼다. 이때 인텔이 실리콘이 아닌 새로운 소재를 이용하여 45nm을 만들어 낼수 있었다. 여기까지 제가 알아보았는데요ㅜㅜ 혹시 틀린것이 있다면 지적해주시고... 여기서 궁금한 점이 계속 찾아봐도 퀄컴이라든지 TSMC에서 공정을 이전할수록, 예를 들어 28nm등에서 HKMG를 사용하지 않을것이다 라는 글을 보았습니다. 계속해서 공정을 이전하기위해서는 HKMG가 이젠 필수적이다라는 말을 보았는데 HKMG의 문제점이라던지 한계에 대해서 궁금합니다. 단순히 생산라인구축이라던지 새로운 공정을 위한 막대한 비용이외에 다른 문제점이 있는것인지,, 그렇다면 세계적인 추세로 기술이 더 발달함에 따라 대부분회사들이 HKMG를 도입하는지 궁금합니다.ㅜㅜ귀찮게해서 죄송합니다.

    • addr | edit/del Favicon of http://gamma0burst.tistory.com BlogIcon gamma0burst 2012.02.11 23:36 신고

      HKMG도 한계가 분명히 있습니다.
      아무리 소재가 바뀌어도 현재와 같은 평면적인 트랜지스터 구조에서는 공정이 미세화될수록 게이트의 면적이 감소됩니다.
      게이트 면적이 감소하고 채널 길이가 감소하면 누설전류를 컨트롤하기가 어렵습니다.
      이걸 극복하기위해서 인텔이 22nm부터 도입한게 3D 구조의 게이트입니다.
      (이런 류의 모스펫을 Fin-FET 이라고 부릅니다.)
      평면구조인 채널을 세워서 3차원 구조로 만들고 게이트가 3면에서 채널을 컨트롤하는겁니다.

      HKMG도 그렇지만 핀펫도 이론적으로는 예전부터 업계에서 널리 알려져있는 내용입니다.
      채널의 확장하기위한 3D 구조도 제가 알고있는 것만 5가지 정도되니 업계 관계자들은 말할 것도 없겠지요.
      (물론 저는 자세히 아는건 아닙니다.ㅋ)
      그걸 실용화를 하느냐 안 하느냐의 문제일뿐이지요.
      IBM은 벌써 탄소나노튜브로 트랜지스터 개발했습니다.
      하지만 상용화와는 거리가 멀지요.

      이런 신기술의 상용화에 가장 적극적인게 인텔입니다.
      그 결과 가장 빠르게 신기술들을 도입하고 있고요.
      보통 다른 팹에 비해 1~2세대 정도 빠릅니다.

      앞서 말했듯이 이론적 바탕은 누구나 알고 있습니다.
      그걸 구체적으로 구현해서 상용화하는게 문제일뿐입니다.
      물론 거기엔 돈이 많이 들지요.

      TSMC를 비롯한 다른 팹들이 HKMG를 사용하는건 그런 맥락에서 해석이 가능하다고 봅니다.
      HKMG가 우수한 것도 있지만, 결정적인건 인텔이 HKMG공정이 상용화가 가능하다는걸 입증했다는겁니다.
      이렇게 말하면 이상할지도 모르겠지만, 다른 업체들은 인텔이 닦아놓은 길을 더듬어 따라가는거지요.
      상대적으로 실패위험이 적을테니까요.

      TSMC가 일부 공정에 HKMG를 사용하지 않는 것도 그런 맥락입니다.
      HKMG 공정이 안정화되고 충분한 수율이 확보될 때까지, 기존 공정을 최대한 끌고가는겁니다.

  6. addr | edit/del | reply dd 2012.09.13 20:42 신고

    개인적인 생각이지만, TSMC가 40-28-20을 풀노드로 간주하는 것은 1000을 기준으로 0.7씩 곱할 경우,

    57.64801
    40.353607
    28.2475249
    19.77326743
    13.841287201
    9.6889010407

    이 되기 때문이 아닐까 싶습니다. 또한 같은 이유 때문에 인텔도 14nm라는 이름을 쓴 것이 아닌가 싶기도 합니다. 인텔은 원래 22nm 다음공정(P1272)을 16nm라고 부르다가 갑자기 14nm로 변경했는데,

    나노미터 표기가 마이크로미터 표기를 본격적으로 밀어내기 시작한 130nm를 기준으로 0.7씩 계속 곱해보면, 130->91->63.7->44.59->31.213->21.8491->15.29437->10.706059가 되어서, 90->65->45->32->22nm 다음 공정은 14nm가 아닌 15nm(반올림 또는 버림) 또는 16nm(올림)이 되는 것이 맞죠.

    시작 기준점을 앞뒤로 살짝씩 바꿔봐도 0.7을 곱해나가는 방식으론 14nm가 맞아떨어지는 곳이 없고요. 1.414를 나누는 방식(1.414는 대략 루트2이므로)으로 해봐도 16nm가 더 올바른 표기같은데, 14nm를 쓰기 시작한 것은 왠지 1000을 기준으로 하는 0.7 곱하기 놀이를 채택해서 그런 것이 아닐까 싶습니다. (반도체 공정 표기라는 것이 원래 게이트의 기준점을 정하기 나름이라, 실제론 똑같은 것도 5~10% 정도는 충분히 엿장수 마음대로 바꿔 부를 수 있는 마진이 있으니까요)

    • addr | edit/del Favicon of http://gamma0burst.tistory.com BlogIcon gamma0burst 2012.09.14 01:00 신고

      대략적으로 그렇다는거지, 그게 수치상으로 딱딱 떨어질 필요는 없으니까요.
      풀노드라는건 일종의 가이드라인일뿐이지, 무조건 거기에 맞춰서 생산해야하는 것도 아니고요.

      메모리같은 경우, 저런 풀노드, 하프노드 개념과 전혀 무관하게 공정미세화가 진행되는 것처럼 말입니다.
      메모리에서는 1nm 단위로 미세화하고 있지요.
      (10nm급이니 20nm급이니 하면서...)

  7. addr | edit/del | reply moonrc 2012.11.15 16:55 신고

    ㅎㅎㅎ 좋은내용 감사합니다.
    어렵네요. 두번읽었네요.. 그럼에도 불구하고.. 쉽게 설명하신것같이 느껴졌는데도 불구하고 이해가 쉽진 않네요.
    제가 검색한내용은 두개입니다.
    1.공정이 낮아지면 수율이 높아진다?
    2.공정이 낮아지면 동일성능대비 소비전력과 발열이 줄어든다?
    이 두개입니다. 2번의 경우는 전력은 이론상 그렇지만 130 부터 누수전력이 생겨 이론만큼은 줄어들지 못하고있다는 얘기인듯하고..

    1번이.. 아직 이해가 안되었네요.. 공정이 낮으면 칩이 작아지고 웨이퍼에 더많은 칩이 생겨서 수율이 좋아질것 같은데 말이죠..
    TSMC가 수율이 나쁘다는 소리를 하도들어서.. 시간되시면 작은 답변 달아주셨으면 감사드립니당!

    • addr | edit/del Favicon of http://gamma0burst.tistory.com BlogIcon gamma0burst 2012.11.16 20:05 신고

      2번은 말씀하신대로고요.

      1번은 공정 이외의 변수들이 동일하다면 수율이 높아진다는겁니다.
      하지만 현실이 그렇지가 못 합니다.
      무수히 많은 변수가 존재하고, 대게는 공정이 미세화될수록 수율 확보하기가 어렵습니다.
      그래서 공정 개발 이후, 초기에는 수율이 낮습니다.
      웨이퍼당 칩이 몇개 안 나오면 둘 중 하나입니다.
      팹에서 손해를 보거나, 구매자가 비싸게 칩을 사거나.
      어느 한 쪽이 손해를 감수해야하니 거래가 성립하지 않습니다.
      즉, 상업적으로 활용하기위해서는 수율이 어느 정도 나와줘야합니다.
      기준이 되는 것이 소위말하는 양산 수율인데, 업체마다 양산을 시작하는 수율이 다릅니다.

      TSMC는 그 값이 낮은 편이여서, 초기에는 공급이 수요를 못 쫓아갑니다. 최신 공정에 대한 수요는 항상 많으니까요.
      공급이 수요를 못 따라가니 공급문제가 생기고 욕을 먹습니다.

      삼성은 상당히 높게 잡는 것으로 알려져 있습니다.
      메모리인지, 로직인지 모르겠지만, 양산 수율이 80% 이상이라고 하더라고요.

      공정 개발 이후, 낮은 수율을 빠르게 끌어올리는(수율 안정화) 것이 팹의 중요한 능력인데, 그런 부분에 있어서 TSMC보다 삼성이 뛰어난게 사실입니다.

  8. addr | edit/del | reply 김동욱 2013.11.02 22:34 신고

    항상좋은정보 많이배워갑니다^^

  9. addr | edit/del | reply 와우 2013.11.03 19:35 신고

    정말 좋은 내용이네요
    덕분에 공정부분에 전무한 지식인 제가 이해갈 정도라니...

    질문이 하나 있는데
    그렇다면 요즘 트렌드 중 하나인 low power가
    '공정 이전은 계속 되어야 하는데 소비전력이 충분히 떨어지지 않아
    고열 등의 이유로 반도체가 정상동작 하지 않기 때문에
    이 전력을 떨어뜨려 공정을 줄여내면서도 수율은 높게 하고 성능도 유지해야 한다'로
    에서 이 소비전력을 줄이는 개념 맞나요?

    저전력이 핵심 중 하나라길래 @.@

    • addr | edit/del Favicon of http://gamma0burst.tistory.com BlogIcon gamma0burst 2013.11.04 19:51 신고

      얘기가 좀 이상하네요.;;
      소비전력감소와 성능상승은 제로썸이나 트레이드 오프같은 개념입니다.
      둘 다 잡을수 없는걸 잡게하는 유일한 방법이 공정미세화인거고요.
      현재 트랜드와는 별개로 반도체에서는 어느 시대나 통용된다고 봐야 합니다.

      low power는 스마트폰같은 모바일 디바이스가 대두되면서 주목받았다고 볼 수 있습니다.
      이제까지의 기타 반도체와 달리 스마트폰이 요구하는 반도체는 조건이 까다로운 편입니다.
      작은 크기이기때문에 발열을 처리하는데 한계가 있고, 휴대용 제품이기때문에 최대 소비전력도 정해져 있습니다.
      거기에 계속적으로 고성능을 요구받고 있고요.

      그래서 성능감소는 최소화하면서 소비전력(=발열)을 억제하는데 노력하고 있는겁니다.

  10. addr | edit/del | reply limss 2014.01.17 17:06 신고

    약간 이 포스팅과는 동떨어진 질문을 드려도 될까요? TSMC로 검색하다가 들어오게 되었는데요 ^^
    학교에서 과제를 하면서 TSMC에 대해 조사할 게 있는데,
    TSMC가 현재 90nm 65nm 45nm로 D/R이 작아지고 있는데 이 제품들은 반도체 디바이스 중 어느 부분에 활용되고 있는지 혹시 아시나요?
    Logic에 쓰인다고 하는데 Logic device 전부에 쓰이는 건지, 아니면 특정한 예를 들면 Mobile AP에 쓰이는건지.. 정보가 없네요 ㅠㅠ 거기에 따라 웨이퍼에서 어느 특성이 요구되는지도 보고 있구요. 혹시 감마님은 아실까 해서 포스팅 보다가 댓글남겨봅니다.

    • addr | edit/del Favicon of http://gamma0burst.tistory.com BlogIcon gamma0burst 2014.01.17 23:52 신고

      정확히는 모르겠지만 메모리, 전력 반도체를 제외한 거의 대부분의 제품을 파운드리할듯 합니다.
      AP, 모뎀, RF, CPU, GPU 등
      제품 특성(전력, 집적도 등)에 따라 공정에서 차이가 날텐데 구체적인 부분은 잘 모르겠습니다.

  11. addr | edit/del | reply BJTMOSFET 2014.02.07 10:12 신고

    궁금한 것이 있어서 질문하게 되었습니다 ㅜㅜ
    스위칭속도(응답속도)에서는 MOSFET 이 BJT(트랜지스터) 보다 더 빠르다고 알고 있습니다.
    BJT 의 경우에는 공핍층 변화 속도 때문에 응답속도가 떨어지기 때문이라고요.

    그런데 검색을 하다보니 동작속도는 MOSFET 보다 BJT 가 빠르다고 나와있네요.
    왜 동작속도가 더 빠른지 이유를 검색해도 나오질 않아서 질문드립니다 ㅜㅜ

    젼력을 많이 쓸 수록 BJT 가 속도가 빨라지게 되는건가요?
    CPU 는 MOSFET GPU는 BJT 도 이와 같은 이유인지요? ㅜㅜ

    • addr | edit/del Favicon of http://gamma0burst.tistory.com BlogIcon gamma0burst 2014.02.07 23:25 신고

      음......
      스위칭은 BJT가 빠릅니다.
      하지만 스위치의 성능을 판단하는 기준이 on/off 속도만이 있지는 않습니다.
      모스펫도 그렇습니다만 스위칭속도가 빠른 소자는 특성상 off시 누설전류가 큽니다.
      누설전류가 있어도 0,1은 구분하겠습니디만 좋은 스위치라고 보기 힘들지요.
      그래서 칩을 만들 때 BJT, CMOS, DMOS 등을 모두 활용합니다.
      특성이 다른 소자를 잘 배치해서 높은 속도와 낮은 누설전류를 달성하는겁니다.

      CPU가 모스펫이고 GPU가 BJT라는건 틀린 내용인듯 합니다.
      둘 다 들어갔으면 들어갔지 BJT만 들어갔을 것 같지는 않네요.

  12. addr | edit/del | reply BlogIcon 참소년 2014.06.16 08:01 신고

    비전공자를 위한 생략된 설명이 이 정도라니 감마님 지식의 지평이 어디까지인지 경외스럽습니다.. 전공자를 위한 페이지를 하나 두신다면 문턱이 닳도록 클릭해야겠어요. 항상 감사드립니다.

  13. addr | edit/del | reply 우왕 2014.07.15 15:49 신고

    정말 잘 읽었습니다.
    비전공자인데, 확실히 어떤 다른 글들보다 이해가 되네요..
    감사합니다~!

  14. addr | edit/del | reply 철수 2014.11.07 21:08 신고

    사랑합니다. 취준생인데요 직장 가서도 자주 들러야 할것 같은 느낌입니다. 좋은 글 써주셔서 감사해요!

    • addr | edit/del Favicon of http://gamma0burst.tistory.com BlogIcon gamma0burst 2014.11.08 18:55 신고

      감사합니다.
      직장에서 저런게 필요할지는 모르겠네요.
      업무연관성이 없거나 저런건 기본이거나, 뭐 그렇지 않을까요?

  15. addr | edit/del | reply 우와 2014.11.14 22:27 신고

    글이 2011년에 작성된거라 활동안하시면 어떡하지...했는데
    지금까지도 댓글달아주시네요!

    gamma0burst님의 블로그를 찾은 것이
    진짜 다행다행입니다 ㅎㅎㅎ 이해정말 잘됩니다. 궁금한거 여쭤보겠습니다! 감사해요!

  16. addr | edit/del | reply 전자공학도 2015.07.31 21:15 신고

    글 잘 읽었습니다. 한가지 질문해도 될까요??? 이 쪽 분야에 관심이 많은데,,, 글 초반에 설명하셨듯이 학부 수준에서는 이상적인 모델을 놓고 설명해서 도움ㅇ이 안된다고 하셨는데... 이 쪽으로 더 공부를 하고싶다면 대학원 진학해야겟죠????

    • addr | edit/del Favicon of http://gamma0burst.tistory.com BlogIcon gamma0burst 2015.08.04 00:19 신고

      도움이 안 되는건 아닙니다.
      (이상적인 소자 모델과 실제 접하는 제품과의 접점이 약하다는겁니다.)
      이런 기초적인 내용을 바탕으로 심화된 내용으로 가는거니까요.
      극단적으로 말하면 학부에서 pn junction, 모스펫만 제대로 알고가도 충분하다고 하는 분도 있을정도.

      열정이 있고, 환경이 된다면 대학원 진학이 좋긴합니다.
      (괜찮은 lab이어야한다는 조건이 필요하지만) 대학원가서 손해볼건 없다고 봅니다.
      있는 여력 없는 여력 다 쥐어짜서 올인식으로 가는거라면 좀 아닌듯 한데, 이 부분은 사람마다 생각이 다르겠지요.

  17. addr | edit/del | reply 비전공자 2016.01.26 23:31 신고

    비전공자로써 사실 ㅠㅠ 뭐가 뭔지 모르겠지만, 그래도 ~~ 여러번 읽으니까 이해가 가기 시작했어요. 감사합니다! :) 시간나실때 또 업데이트해주세요!

  18. addr | edit/del | reply 전자공학도2 2016.04.29 18:55 신고

    반도체 관련 취업을 준비하고 있는 전자공학도인데 정말 많은 도움이 되었습니다 이렇게 쉽고 이해하기 쉬운 설명을 볼수있어서 정말 다행이고 이런글을 써주셔서 감사드립니다 ㅠㅠ 제 지식이 한단계 더 상승한거같아 뿌듯하네요

  19. addr | edit/del | reply 물리학도 2017.01.21 17:32 신고

    물리전공하면서 서울대 반도체공동연구소에서 반도체 전반적으로 배웠었는데 정말 더 도움되고 포스팅 순서 또한 흐름을 따라가기 쉽게 해주셔서 감사합니다!!

    반도체 R&D 쪽으로 취업하기 위해 공부중인데 많은 도움이 됩니다!! 좋은 자료 감사합니다~!!

    필요한 부분이 있다면 퍼가도 되나요?? 출처 꼭 남기겠습니다!

    • addr | edit/del Favicon of http://gamma0burst.tistory.com BlogIcon gamma0burst 2017.01.21 18:51 신고

      감사합니다.
      출처 표기된다면 인용하셔도 됩니다.
      (초기에 쓴거라 전반적으로 부족한 글이긴 합니다만.;;)

  20. addr | edit/del | reply 반도체 2017.10.29 15:48 신고

    정말 흥미로운 글이네요! 이런글.. 감사합니다.
    음.. 질문이 하나있습니다.

    칩은 보통 사각형인데, 웨이퍼를 굳이 원형으로 만드는 이유가 있나요?
    칩을 잘라내고 남은부분이 발생할텐데, 이런부분에있어서 애초에 웨이퍼를 사각형으로 만들면 남는부분의 면적이 안생기게하거나 최소화될수있지 않을까요?

    • addr | edit/del Favicon of http://gamma0burst.tistory.com BlogIcon gamma0burst 2017.10.29 16:35 신고

      파손 방지가 가장 큰 이유인 것으로 보입니다.
      반도체 공정상 공정 중이나 공정 외적으로 웨이퍼가 충격을 받는 상황이 많은데 만약 각진 형태라면 모서리쪽으로 힘이 집중되면서 파손되기 쉬워지니까요.

      양산 단계에서는 없지만 소규모 연구 단계에서는 드물게 사각형 웨이퍼를 쓰는 경우가 있다는 얘기를 들은 적이 있는데 실제 그런지는 저도 모르겠습니다.

  21. addr | edit/del | reply 반도체 2017.11.29 19:17 신고

    상세한 설명 감사합니다.
    다만 이해가 안가는 부분이 '클럭을 40%증가시키면 전력밀도가 동일해진다'라고 설명해주셨는데..
    머리를 굴려봐도 잘 이해가 안가는군요.
    동일해진다는 것이 이전 풀노드일때의 전력밀도와 비교해서 동일하다는 것인듯 한데..
    수치적으로 어떻게 저런 계산이 나왔는지 추가설명부탁드릴게요!!

    • addr | edit/del Favicon of http://gamma0burst.tistory.com BlogIcon gamma0burst 2017.11.29 23:09 신고

      일단 본문에서 말한 조건 하에서의 얘기라는걸 전제로 하고요.

      풀노드로 공정이 넘어가면
      동작전압(게이트 전압) 0.7배,
      정전용량 0.7배,
      집적도 2배가 됩니다.
      (정전용량 얘기가 빠져서 이해가 어려웠던거 같네요.)
      (https://pc.watch.impress.co.jp/img/pcw/docs/444/011/7.jpg)
      전력은 상수 x 정전용량 x 전압^2 x 클럭 입니다.

      공정만 한 세대 차이가 나는 같은 회로가 있다고 가정해보지요.
      풀노드 전환된 공정의 제품이 기존 공정 제품과 클럭이 같다면 전력은 0.7^3배 = 0.35배가 됩니다.
      집적도는 2배이니 면적은 절반이 되겠지요.
      전력밀도 = 단위면적당 전력은 0.35/0.5 = 0.7 입니다.
      기존 제품과 전력밀도를 맞추려면 전력이 0.5/0.35 = 1.4배 올라가도 되고, 전력식에 있는 변수 중에서 클럭을 건드리는게 가장 합리적이겠지요.
      그래서 클럭을 40% 증가시킬 수 있다는겁니다.