팹리스, 파운드리 단신. (2023.11.21. AMD, 인텔, 퀄컴, 구글)

 

 

- 퍼갈 때 2차 출처 표시바람.

 

 

 

- AMD

AMD 클라이언트 CPU 공정 TSMC 3nm, 5nm

 

AMD 사용 공정 TSMC N3, N3E, N5

Zen5 아키텍처 CPU의 CCD는 서버, 클라이언트 모두 3nm 공정인듯.

 

AMD 차기 GPU 공정(RDNA4, Navi4x) 3nm?

이력을 보면 RDNA2부터 (APU같이 복합 다이가 아닌) 거의 모든 단독 GPU 다이에 관여해왔음.

6nm도 작업 기간을 봐서는 Navi33 다이로 추측됨.

그렇다면 3nm 작업 제품도 차기 GPU (RDNA4, Navi4x) 일 가능성이 높아보임.

 

그래픽 프로세서, 세미 커스텀 제품 공정 14nm, 7nm, 4nm

그래픽 프로세서라고 하면 GPU나 Instinct 시리즈를 생각할 수 있는데 그렇게 보기에 5nm, 6nm가 없는게 의아함.

세미 커스텀의 비중을 높게 보고 콘솔용 칩을 생각하면 공정이 잘 들어맞음.

6nm가 없는게 걸리는데 담당 역할을 보면 쉬링크 버전에는 관여할 필요가 없어서 그런 것 같기도 함.

(쉬링크 버전은 다이사이즈만 줄어들지 패키지는 그대로임.)

어쨌든 그렇다면 차기 콘솔칩 공정은 4nm일 가능성이 있음.

 

지금까지 정보로 보면 AMD가 4nm로 뭔가를 하는 내역이 거의 없음.

CPU든 GPU든 주력 제품은 4nm를 건너뛰고 3nm로 바로 가려는 것으로 보임.

 

Zen6 V-cache 사용.

당연한거지만 일단 확인.

 

 

 

- 인텔

GPU + L4 캐시 SoC

멀티 다이, 멀티 프로세서에 비주얼 컴퓨트 그러면 VCA(Visual Compute Accelerator)가 떠오르는데 단종됐다고 함.

그런데 작업 기간을 보면 최근이라서 VCA 작업일지, HPC 연산용 제품에 L4 캐시를 추가하려는건지?

 

루나 레이크 CPU 4+4+2코어

오늘 루나 레이크 MX의 다이어그램, SKU, 패키지 등 정보가 유출됐는데 이 정보와 일치해서 상당히 믿을만한 유출로 보임.

(패키지 사이즈(27.5 x 27mm), CPU 4+4 코어 )

2코어는 SoC 타일에 있다는 저전력 E코어인듯.

 

팬서 레이크 Bridged SoC South?

아주 예전 시스템은 CPU-노스브릿지-사우스브릿지 로 구분이 되었는데 이걸 기능의 통합으로 보면

메테오 레이크 기준 CPU-SoC 타일-IOE타일(+PCH) 로 매칭됨.

PCH까지 포함되는 바람에 노스, 사우스가 정확히 어느 타일인지 특정하기 어려움.

이것 외에도 기준 파악이 어려운 노스, 사우스 표현들이 자주 등장하는데 참고가 되는게 오늘 유출된 루나 레이크 다이어그램임.

메테오 레이크가 4개 타일로 구성된데 반해 루나 레이크는 2개 타일(CPU, SoC)로 구성되었는데

CPU 다이에 노스 패브릭(North Fabric), SoC 다이에  사우스 패브릭(South Fabric)이 있음.

팬서 레이크도 이처럼 2개 다이로만 구성되어 있을 가능성이 보임.

 

인텔 1278.2 = 20A , 1278.3 = 18A

이전에 언급한 유출 내용의 확인.

( 인텔 공정 표기 정리. (P1276, P1278) )

 

인텔 차기 공정 16A, 14A

공식적으로는 Intel 18A까지 나왔고 후속 공정은 Intel 16A, Intel 14A 인듯.

 

TSMC N3 공정 제품 LPDDR5/DDR5 대응.

메모리 컨트롤러가 포함된 타일(다이)가 N3 공정으로 제조된다는 의미임.

LPDDR5만 보면 루나 레이크에 대응되고 유출에서 N3B 공정이라고 했으니 맞아들어감.

DDR5가 문제인데 현재까지 확인된 N3 공정 다이 중 데스크탑 제품, 메모리 컨트롤러를 포함한 다이는 없음.

애로우 레이크 CPU가 N3 공정으로 알려져있지만 메테오 레이크와 같은 타일 구성이어서 CPU 다이에 메모리 컨트롤러가 없고, 애로우 레이크 SoC 타일은 N6 공정으로 알려져 있음.

그렇다면 차기 제품이라고 예상해야되고 언제까지 DDR5 쓰고 있으리라 보기 어려우니 가장 가까운 팬서 레이크로 예상하는게 현재로는 타당함.

앞서 팬서 레이크 타일 구성이 루나 레이크와 비슷하다고 예상했는데 그렇다면 팬서 레이크 CPU 다이가 N3 공정이거나,

루머에 있는 애로우 레이크 리프레시에서 타일 구조가 루나레이크처럼 변경되는걸지도?

 

인텔 사용 공정 N3, N5, 삼성 14nm, 삼성 8nm

인텔이 삼성 14nm 공정 사용했다는건 이전에 여러 번 언급했고 이번에 추가로 8nm가 확인됨.

전례대로라면 PCH 정도가 무난한 예상임.

 

 

 

- 퀄컴

퀄컴 N2, SF2 공정 비교 검토 중.

이전에는 SF2P, SF3P가 있었지만 이번에 N2, SF2로 바뀌었음.

(팹리스, 파운드리 단신. (2023.09.22. 퀄컴, 삼성 등))

SF3P, SF2P 사이에서 검토하다가 SF2, N2 사이에서 검토하는걸로 바뀌었다는건데 이를 보면 퀄컴이 2nm라는 최신 공정 표기에 집착하는걸로 추측됨. (예전 5LPP = 4LPX 처럼...)

 

이전 작업 내용을 빼면 퀄컴에 해당하는 공정은 삼성 SF2, 3nm ,4nm / TSMC 3nm, 4nm 임.

 

퀄컴 사용 공정 삼성 3nm / TSMC 3nm

 

현재 사용이 확인된 공정을 제외하고 앞으로 퀄컴 사용할 공정을 정리해보면

N2 - SF2 검토.

삼성 SF2, 3nm / TSMC 3nm

 

SF3P가 검토대상에 있다가 사라진걸 보면 (스냅7,6 라인에 향후 삼성 3nm를 쓸 가능성도 있겠지만)

일단 플래그십에서 삼성 3nm 공정은 쓰지 않는 것으로 보이고, 향후 퀄컴 플래그십 공정 순서는 이럴 것으로 추측. 

N3E(SM8750?, 2025) - N3P/SF2 or N3P/N2 (SM8850?, 2026)

 

 

 

스냅드래곤8 Gen4 (SM8750) 코드네임 Pakala 확인.

스냅드래곤8 Gen3 = SM8650 = 코드네임 Lanai 확인.

 

SM8750

 

 

 

- 구글

구글 3nm 프로젝트 Flamecrest

물류정보에서 확인됐던 N3E 공정 테스트칩의 코드네임.

(팹리스, 파운드리 단신. (2023.11.10. 인텔, 구글, AMD, 삼성))

 

구글 3nm 공정 제품 작업.

 

Goldfinch BGA441

물류정보에서 확인됐던 N4P 공정 테스트칩의 코드네임.

(팹리스, 파운드리 단신. (2023.11.10. 인텔, 구글, AMD, 삼성))

BGA 441 패키지면 다이 사이즈도 작을 것이고 기능이 상대적으로 복잡한 편이 아닐거 같아서 크게 관심을 둘만한 제품은 아닌듯 하지만, 그런 제품을 N4P라는 최신 공정으로 생산해봤는지 의문이 남아서 사이즈에 관계없이 중요도가 높은 제품일 가능성도 있을듯.