삼성의 512bit I/O 인터페이스 모바일 DRAM.

http://www.samsunghub.com/2011/02/21/samsung-creates-mobile-dram-with-wide-io-interface/

ARM SoC칩의 멀티코어화, 고성능화로 인해 메모리 대역폭의 요구량이 점점 커지고 있습니다.

스마트폰을 비롯한 모바일 제품이 LPDDR 메모리에서 LPDDR2로 넘어가고있는 상황으로,
옵티머스 3D에 사용된 TI OMAP 4430 이 메모리 듀얼채널을 지원하는 것, 등등
모두 메모리 대역폭을 확보하기 위한 움직임입니다.

이 메모리 대역폭은 "메모리버스 x 메모리클럭" 으로 결정됩니다.
LPDDR2의 경우, 32bit x 800MHz 가 되고, 메모리 대역폭은 25.6Gbit/s가 되는 겁니다.

일반적으로 메모리 대역폭을 늘리는데는 메모리의 클럭을 올리는 방법을 사용합니다.
메모리 셀의 속도는 보통 100~200MHz, 최대 266MHz의 속도를 갖습니다.
이 정도 클럭으로는 대역폭 확보에 한계가 있지요.
이를 극복하기위해 나온게 DDR(Double Date Rate) 기술입니다.
DDR1 에서 DDR2로, 다시 DDR3로......
I/O 버퍼클럭 향상과 프리패치 증가로 유효클럭이 메모리셀 대비 2배, 4배, 8배로 증가했습니다.
하지만 반도체에서 클럭 상승은 소비전력의 증가로 이어집니다.
공정미세화로 소비전력 부분을 해결해왔지요.
사실 소비전력 상승이 크게는 안 느껴지는데, 스마트폰 수준에서는 성능향상 대비 소비전력 증가치가 부담스럽게 느껴지나봅니다.

삼성에서 50nm급 공정으로 1Gbit 모바일 DRAM을 개발했는데, 이 제품은 512bit의 입출력 버스를 갖습니다.
정확히는 128bit인 채널, 4개를 동작시키는듯.
기존의 32bit에서 16배로 증가한겁니다.
메모리셀의 속도인 200MHz 만으로도, 12.8GB/s의 대역폭을 갖습니다.

기존의 LPDDR2 칩으로 저 대역폭을 달성했을 때와 비교해서 87%의 전력절감이 있습니다.
(다른 기술로 커버한다고해도 클럭이 GHz단위가 되어야되는데 어찌보면 당연한듯 -_-;;
그냥 기존 모바일 제품으로는 넘보지 못할 대역폭을 달성했다는 의미정도로 받아들어야겠습니다.)

4개의 채널이 동작해서, 12.8GB/s의 대역폭을 달성할 때, 전력이 330.6mW.
(읽기 시의 전력인듯)

지름 7.5μm의 TSV(실리콘 관통 전극)을 이용해 두개의 다이를 적층함으로서 제작, 테스트되었는데,
전체 패키지의 수율은 76%였다고합니다.

데이터 입출력을 위한 핀이 32개에서 512개로 늘었습니다.

2013년에는 20nm급 공정으로 4Gbit 모듈을 생산할 것을 보입니다.


잘 모르니까 별별 궁금증이 다 생깁니다.

SoC칩의 메모리컨트롤러에서 512bit의 버스를 지원하는 것이 필요하지 않을까요?
512bit면 32/64bit 컨트롤러에 비해 대형화될 것 같은데 말이지요.
SoC입장에서는 또다른 소비전력 증가 요소가 아닌지.

삼성은 이 기술과 LPDDR3을 동시에 진행하고 있겠지요?

I/O버퍼는 삭제될 수 있겠지만 대신 다중채널 컨트롤러가 생기게될 것 같은데, 그 쪽이 소비전력측면에서 더 좋은건지. DDR램에서 클럭상승은 I/O버퍼클럭이 계속 상승하는 형태이니, 클럭 상승 요소를 완전히 배제해버리겠다?