Intel Manufacturing Day에서 나온 내용이라고 하는데 최근 업체간 공정 얘기를 이해하는데 도움이 될거 같아서 옮깁니다.

(링크 : https://www.semiwiki.com/forum/content/6698-intel-manufacturing-day-nodes-must-die-but-moores-law-lives.html)

여기서는 일부 내용만 간단히 다루고 사족도 좀 들어갑니다.

(인텔 입장에서 나오는 얘기일테니까요.)

전체 내용은 링크에서 확인하시면 됩니다.


(게이트 폭/노드 비율)

본래 공정 '노드'는 TR(트랜지스터)에서 게이트 폭을 의미했습니다.

500nm까지는 그렇게 흘러왔으나 350nm부터 게이트 폭이 노드보다 더 작았으며 핀펫부터는 게이트 폭이 노드보다 더 커졌습니다.


이런 상황에서 이제 노드를 결정하는 기준은 TR 게이트 폭이 아닌, TR 밀도여야한다고 주장합니다.

TR 밀도는 결국 면적에 달린 것이고 면적을 최종적으로 결정하는건 백엔드단이 됩니다.

백엔드 면적의 기준이되는 CPP(Contacted poly pitch)와 MMP(Minimum metal pitch)의 곱과 노드 간의 관계를 봤을 때 (선형은 아니지만) 비례관계가 잘 보인다는겁니다.

게이트 폭 = 노드 라는 기준에서 봤을 때 크게 틀어진 것와 대비되지요.


인텔이 제시하는 TR 밀도라는걸보면 단순히 CPP, MPP 곱이 아니라

낸드 TR 2개의 TR 밀도, Complex scan Flip-Flop Logic cell의 TR 밀도는 6:4로 반영한 값을 선택하자고 합니다.

SRAM와 Logic도 아닌 낸드가 나오는 이유까지는 정확히 모르겠네요.


어쨌든 인텔이 제시한 기준으로 최근 인텔 공정의 TR 밀도를 확인해보면 2년에 밀도가 2배씩 증가하고 있다고 합니다.

무어의 법칙은 여전히 살아있다는거지요.

그래서 제목이 노드는 죽지만 무어의 법칙은 (여전히) 살아있다는겁니다.

인텔 입맛에 맞게 끼워맞춘 공식이라는걸 의식한건지는 모르겠지만 TSMC의 경우에도 잘 들어맞는다는 자료도 보여줍니다.



- 사족

일견 그럴듯하게 보입니다만 (노드 숫자상이지만) 최근 공정미세화가 지지부진한 인텔의 입에서 나온 말이라 그대로 받아들이기에 석연치 않은 기분이 드는게 사실입니다.

백엔드 면적을 기준으로 노드를 결정해야한다는 기본적인 생각은 충분히 받아들여질 수 있을겁니다.

최근 삼성, TSMC에서 언급하는 공정이나 예전 하프노드 공정들도 백엔드 면적이라는 측면에서 숫자가 붙여졌을 가능성이 높으니까 아예 없던 개념은 아니었을겁니다.

백엔드 면적 줄이기가 쉬운게 아니고 실제 핀펫에 들어서면서 인텔의 백엔드 스펙은 항상 삼성, TSMC보다 앞서기도 했고요.


ASML에서는 이런 공식도 쓴다는듯 합니다.

Standard Node = 0.14 x (CPHP x MMHP)^0.67

(CPHP : Contacted poly half pitch, MMHP : Minimum metal half pitch)

(링크 : https://www.semiwiki.com/forum/content/6160-2016-leading-edge-semiconductor-landscape.html)

(이걸보면 7nm가 삼성, GF는 2018년, TSMC는 2017년, 인텔은 2020년이라는거.

삼성, TSMC는 어느 정도 예상할 수 있는 수준이지만요.)


하지만 인텔이 최종적으로 사용하고자하는 값은 TR밀도이고, TR밀도를 구하는 식이 작위적이라는 느낌이 있다는게 문제입니다.

핀펫 시대로 와서 TSMC보다 게이트 폭에서 앞서던 인텔이 10nm부터 밀리기 시작하는 상황이 발생하는 와중에 이런 주장을 하는 것도 그렇고요.

(맨 위 그래프를 보면 10nm 게이트 폭은 TSMC가 더 좁습니다.)

 

업체마다 자사의 이전 공정을 기준으로 후속 공정 노드를 정하는듯한데, 이제 노드라는 것도 절대적인 기준이 아닌 언제 기준이 바뀔지 모르는 마케팅 수단의 하나로 생각해야할지도 모르겠습니다.

 

 

 

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Posted by gamma0burst Trackback 0 : Comment 6

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  1. addr | edit/del | reply Rhe 2017.04.02 21:25 신고

    Short channel effect 및 lithography 비용 증대 때문에, Gate length 스케일 및 BEOL 스케일이 선형적으로 이루어지지 않은지 한참 되었지요. 말씀하신 것 처럼 로직셀밀도가 지속적으로 스케일이 진행되었습니다. FinFET의 기하학적인 구조덕에 강력한 2D 스케일링을 하지 않고도 도달이 가능했지요. 7nm 테크니컬 노드에서는 TSMC/Samsung 모두 로직셀밀도의 스케일 달성을 위해 SAQP/EUV를 lithography에 도입하게 됩니다.

  2. addr | edit/del | reply Rhe 2017.04.02 21:26 신고

    현재로써는 N7, N5 같은 테크니컬 노드는 마케팅 네임이 된 셈이지요. 수치 시뮬레이션 연구에서 N5 세대의 Leff는 10~13nm 정도가 될 것이라고 예측합니다.

  3. addr | edit/del | reply Favicon of http://rubp.tistory.com BlogIcon RuBisCO 2017.04.05 08:23 신고

    저렇게 말하면 AMD 쪽도 공정 노드는 이행하지 않았음에도 밀도가 그민큼 늘었으니 우리도 이행한거나 다름없다고 주장해도 될건데요(...)

    • addr | edit/del Favicon of http://gamma0burst.tistory.com BlogIcon gamma0burst 2017.04.05 20:36 신고

      AMD건 GF에서 알아서 할 일이지요.
      같은 공정 내에서도 TR(HP, LP, 전압 등) 따라서 밀도 달라지고요.

  4. addr | edit/del | reply Favicon of http://rubp.tistory.com BlogIcon RuBisCO 2017.04.05 22:47 신고

    아, 인텔의 저 발언이 자폭에 가깝다는 이야기였습니다. 실상 저 부문에서 가장 뒤쳐지는게 인텔이거든요. 공정은 괜찮은지 몰라도 설계밀도가 시궁창이라... 트랜지스터당 가격에서 가장 쳐지죠.